[發明專利]用于posit運算的加速電路系統

在審

• 申請號: 202110509991.6
• 申請日: 2021-05-11
• 公開（公告）號: CN113641602A
• 公開（公告）日: 2021-11-12
• 發明（設計）人: V·S·拉梅什;P·G·海斯;C·M·卡特勒;A·J·雷斯
• 申請（專利權）人: 美光科技公司
• 主分類號: G06F13/16
• 分類號: G06F13/16;G06F13/28;G06F9/448
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 王艷嬌

1.一種用于posit運算的加速電路系統的方法，其包括：

在可耦合到加速電路系統(222、223、548、665、765、766、865、866、965、966、1076、1170)的存儲器控制器(110、550)處接收(1280)指示執行將第一位串寫入到駐存于所述加速電路系統上的第一緩沖器的操作的信令，所述加速電路系統配置成對以通用數字unum或posit格式格式化的位串執行算術運算、邏輯運算或這兩者；

在所述存儲器控制器處接收(1281)指示執行將第二位串寫入到駐存于所述加速電路系統上的第二緩沖器的操作的信令；

將指示待使用寫入到所述第一緩沖器的所述第一位串和寫入到第二緩沖器的所述第二位串執行算術運算、邏輯運算或這兩者的信令傳輸(1282)到所述加速電路系統；

經由所述加速電路系統且根據由所述加速電路系統接收的所述信令執行(1283)所述算術運算、所述邏輯運算或這兩者；以及

將指示所述算術運算、所述邏輯運算或這兩者的結果的信令傳輸(1284)到所述存儲器控制器。

2.根據權利要求1所述的方法，其中(1280、1281)所述第一位串、所述第二位串或這兩者以所述unum或posit格式格式化。

3.根據權利要求1至2中任一權利要求所述的方法，其進一步包括在執行(1283)所述算術運算、所述邏輯運算或這兩者之前，經由所述加速電路系統將所述第一位串、所述第二位串或這兩者以所述unum或posit格式格式化。

4.根據權利要求3所述的方法，其中將所述第一位串、所述第二位串或這兩者以所述unum或posit格式格式化包括經由所述加速電路系統(222、223、548、665、765、766、865、866、965、966、1076、1170)將所述第一位串、所述第二位串或這兩者從浮點格式轉換成所述unum或posit格式。

5.根據權利要求1至2中任一權利要求所述的方法，其進一步包括將指示所述算術運算、所述邏輯運算或這兩者的所述結果的所述信令從駐存于所述加速電路系統(222、223、548、665、765、766、865、866、965、966、1076、1170)上的第三緩沖器傳輸到所述存儲器控制器(110、550)。

6.根據權利要求1至2中任一權利要求所述的方法，其進一步包括經由所述存儲器控制器(110、550)且根據由所述存儲器控制器接收的所述信令而存取在所述加速電路系統(222、223、548、665、765、766、865、866、965、966、1076、1170)外部的主存儲器(130、230、530)，以檢索所述第一位串、所述第二位串或這兩者。

7.一種用于posit運算的加速電路系統的方法，其包括：

在駐存于加速電路系統(222、223、548、665、765、766、865、866、965、966、1076、1170)上的第一緩沖器(545、546、662、762、862、962、1045、1046、1171、1173、1175)處接收(1386)指示以通用數字unum或posit格式格式化的第一位串的信令，所述加速電路系統配置成對以所述unum或posit格式格式化的位串執行算術運算、邏輯運算或這兩者；

在駐存于所述加速電路系統上的第二緩沖器(545、546、1045、1046、1171、1173、1175)處接收(1387)指示以所述unum或posit格式格式化的第二位串的信令；

將指示算術運算、邏輯運算或這兩者的信令傳輸(1388)到駐存于所述加速電路系統上的處理電路系統(544)；以及

經由所述處理電路系統使用所述第一位串和所述第二位串執行(1389)所述算術運算、所述邏輯運算或這兩者。