[發明專利]制造半導體器件的方法

在審

• 申請號: 202110497055.8
• 申請日: 2021-05-07
• 公開（公告）號: CN113284851A
• 公開（公告）日: 2021-08-20
• 發明（設計）人: 蔡俊雄;林佑明;游國豐;葉明熙;沙哈吉·B·摩爾;錢德拉謝卡爾·普拉卡斯·薩萬特;柯志欣;萬幸仁
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L21/8238
• 分類號: H01L21/8238
• 代理公司: 北京德恒律治知識產權代理有限公司 11409
• 代理人: 章社杲;李偉

在制造半導體器件的方法中，通過圖案化半導體層來形成鰭結構，并且在鰭結構上執行退火操作。在半導體層的圖案化中，在鰭結構的側壁上形成受損區域，并且退火操作消除了該受損區域。

技術領域

本申請的實施例涉及制造半導體器件的方法。

背景技術

隨著半導體工業在追求更高的器件密度、更高的性能和更低的成本的過程中進入納米技術工藝節點，來自制造和設計問題的挑戰已經引起了諸如多柵極場效應晶體管(FET)(包括鰭式FET(Fin FET)和全環柵(GAA)FET)的三維設計的發展。隨著晶體管尺寸不斷縮小到10-15nm以下的技術節點，FinFET需要進一步改進，例如，精確的臨界尺寸(CD)控制以及缺陷或無損鰭形成工藝。

發明內容

本申請的實施例提供一種用于制造半導體器件的方法，所述方法包括：通過圖案化半導體層形成鰭結構；以及在所述鰭結構上進行退火操作，其中：圖案化包括在所述鰭結構的側壁上形成受損區域，并且所述退火操作消除所述受損區域。

本申請的實施例提供一種用于制造半導體器件的方法，所述方法包括：通過圖案化半導體層形成鰭結構；在所述鰭結構上執行清潔操作；在所述清潔操作之后，在所述鰭結構上執行退火操作；以及在所述退火操作之后，在所述鰭結構上執行圖案化操作以將所述鰭結構分成多個，其中：形成所述鰭結構包括具有脈沖偏置電壓的等離子體干蝕刻，并且所述退火操作包括在900℃至1100℃的范圍內的退火操作的工藝溫度和在1秒至20秒的范圍內的退火操作的工藝持續時間。

本申請的實施例還提供一種用于制造半導體器件的方法，所述方法包括：通過在半導體層上執行第一蝕刻操作來形成鰭結構；在所述鰭結構上執行第一清潔操作；在所述第一清潔操作之后，在所述鰭結構上執行第一退火操作；在所述第一退火操作之后，在所述鰭結構上執行第二蝕刻操作以將所述鰭結構分成多個；在所述第二蝕刻操作之后，在所述鰭結構上執行第二退火操作；以及在所述第二退火操作之后，形成隔離絕緣層，使得所述鰭結構的上部從所述隔離絕緣層突出；所述第一蝕刻操作或所述第二蝕刻操作中的至少一個包括在所述鰭結構的側壁上形成包括非晶或多晶區域的受損區域，并且所述第一退火操作或所述第二退火操作中的至少一個消除所述受損區域。

附圖說明

當結合附圖進行閱讀時，從以下詳細描述可更好地理解本發明。應該強調，根據工業中的標準實踐，各個部件未按比例繪制并且僅僅用于說明的目的。實際上，為了清楚的討論，各個部件的尺寸可以任意地增大或減小。

圖1A、圖1B、圖1C和圖1D示出根據本公開的實施例的用于制造FinFET器件的順序工藝的各個階段的截面圖。

圖2A、圖2B、圖2C和圖2D示出根據本公開的實施例的用于制造FinFET器件的順序工藝的各個階段的截面圖。

圖3A、圖3B、圖3C和圖3D示出根據本公開的實施例的用于制造FinFET器件的順序工藝的各個階段的截面圖。

圖4A、圖4B、圖4C和圖4D示出根據本公開的實施例的用于制造FinFET器件的順序工藝的各個階段的截面圖。

圖5A、圖5B、圖5C、圖5D、圖5E和圖5F示出根據本公開的實施例的用于制造FinFET器件的順序工藝的各個階段的截面圖。

圖6示出根據本公開的實施例的FinFET器件的順序制造操作的流程圖。

圖7A示出根據本公開的實施例的脈沖偏置蝕刻操作，圖7B示出根據本公開的實施例的脈沖偏置蝕刻。圖7C和圖7D還示出根據本公開的實施例的脈沖偏置蝕刻操作。

圖8A示出在鰭結構的側壁中產生的損傷，圖8B示出通過退火操作恢復的損傷(重結晶區域)。圖8C示出在鰭結構的溝道區域中產生的缺陷。

圖9A、圖9B、圖9C、圖9D和圖9E示出根據本公開的實施例的用于制造FinFET器件的順序工藝的各個階段的截面圖。