[發明專利]內部導線延遲的測量

在審

• 申請號: 202110495549.2
• 申請日: 2021-05-07
• 公開（公告）號: CN113674793A
• 公開（公告）日: 2021-11-19
• 發明（設計）人: 佐藤敏行
• 申請（專利權）人: 美光科技公司
• 主分類號: G11C29/02
• 分類號: G11C29/02
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 王艷嬌

本公開涉及內部導線延遲的測量。半導體裝置包含測試電路系統，所述測試電路系統用于在存儲器存取操作期間測量內部信號導線傳播延遲；和電路系統，所述電路系統被配置成存儲延遲信息，所述延遲信息用于基于所述測量的內部信號傳播電路延遲來配置內部延遲。所述半導體裝置包含測試電路，所述測試電路被配置成基于直接從命令解碼器接收到測試命令信號與接收到通過存儲體邏輯電路路由的所述測試命令信號的時間之間的時間來測量所述命令解碼器和所述存儲體邏輯電路之間的信號傳播延遲。

技術領域

本申請涉及半導體裝置，特別涉及包含用于測量內部導線延遲的電路系統的半導體裝置。

背景技術

高數據可靠性、高存儲器存取速度、低功耗和減小的芯片尺寸是半導體存儲器所要求的特征。在存儲器內，相對時序對于確保數據可靠地從半導體裝置傳遞和在半導體裝置接收很重要。由于導線跡線的導電性質和裝置上組件的轉變速度，半導體裝置上的過程、電壓和/或溫度(PVT)差異可能會導致半導體裝置之間的時序變化。對于操作速度較慢的裝置，由于時序裕量減小，傳遞的數據可能不穩定，這可能會影響裝置的可靠性。

發明內容

本公開的一方面涉及一種設備，其包括：存儲器單元陣列；存儲體邏輯電路，其與所述存儲器單元陣列相鄰布置；和外圍電路，其遠離所述存儲器單元陣列和所述存儲體邏輯電路中的每一個布置，其中所述外圍電路包含經由第一總線連接到所述存儲體邏輯電路的命令解碼器和經由第二總線連接到所述存儲體邏輯電路并經由所述第一總線連接到所述命令解碼器的測試電路；其中在測試操作模式下，所述命令解碼器被配置成通過所述第一總線和通過所述第二總線將測試命令信號傳輸到所述測試電路。

本公開的另一方面涉及一種設備，其包括：測試電路，其被配置成基于直接從命令解碼器接收到測試命令信號與接收到通過存儲體邏輯電路路由的所述測試命令信號的時間之間的時間來測量所述命令解碼器和所述存儲體邏輯電路之間的信號傳播延遲。

本公開的又一方面涉及一種方法，其包括：在測試模式下：將測試命令信號提供給存儲體邏輯電路和所述半導體裝置的測試電路；將所述測試命令信號從所述存儲體邏輯電路提供給所述測試電路；基于從所述命令解碼器接收到所述測試命令信號與從所述存儲體邏輯電路接收到所述測試命令信號之間的時間來確定延遲值；和在所述半導體裝置的輸出處提供所述延遲值。

附圖說明

圖1示出了根據本公開的一個實施例的半導體裝置的示意性框圖。

圖2示出了根據本公開的一個實施例的存儲器陣列的一部分的示意性框圖。

圖3示出了根據本公開的一個實施例的存儲器陣列的一部分的示意性框圖。

圖4a描繪了根據本公開的一個實施例的示范性時序圖，其示出了第一測試模式信號時序，所述第一測試模式信號時序用于測量在測試電路處從命令解碼器接收到RASACT信號與在測試電路處從存儲體邏輯接收到BankActive信號之間的等待時間。

圖4b描繪了根據本公開的一個實施例的示范性時序圖401，其示出了第二測試模式信號時序，所述第二測試模式信號時序用于測量在測試電路處從命令解碼器接收到RASACT信號與在測試電路處從存儲體邏輯接收到RASACTWire信號之間的信號傳播延遲。

具體實施方式

下面闡述某些細節以提供對本公開的實施例的充分理解。然而，對于本領域的技術人員將顯而易見的是，可以在沒有這些特定細節的情況下實踐本公開的實施例。此外，本文中描述的本公開的特定實施例是通過實例提供的，并且不應用于將本公開的范圍限制為這些特定實施例。