[發明專利]半導體器件的制造方法

在審

• 申請號: 202110488663.2
• 申請日: 2021-04-27
• 公開（公告）號: CN113192841A
• 公開（公告）日: 2021-07-30
• 發明（設計）人: 嚴強生;卓明川;劉沖;陳宏
• 申請（專利權）人: 上海華虹宏力半導體制造有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L21/311
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 周耀君

本發明提供了一種半導體器件的制造方法，包括提供襯底，所述襯底內形成有溝槽，所述襯底的表面和所述溝槽的側壁及底部依次形成有場氧化層和第一介質層，襯底表面的場氧化層和第一介質層之間形成有研磨停止層，溝槽內形成有屏蔽柵；采用濕法刻蝕工藝去除部分場氧化層和部分所述第一介質層，以暴露屏蔽柵的上表面及部分側壁；去除部分研磨停止層，以暴露溝槽兩側的部分襯底的表面。本發明通過刻蝕部分研磨停止層暴露并消除濕法刻蝕場氧化層過程中形成的空洞，減少或避免空洞在后續工藝中對半導體器件的性能產生影響。此外，本發明在空洞所在區域的襯底表面及溝槽側壁的部分場氧化層上形成保護層，避免襯底在后續工藝中受到損傷。

技術領域

本發明涉及集成電路制造技術領域，尤其涉及一種半導體器件的制造方法。

背景技術

屏蔽柵溝槽型功率器件(Shield Gate Trench，SGT)是一種典型的溝槽型MOSFET管，具有傳統溝槽型MOSFET管導通損耗低的優點，應用廣泛。

圖1a-圖1d為傳統的SGT器件的制造方法中部分步驟對應的結構示意圖。首先，參閱圖1a，SGT器件的襯底100內形成有溝槽110，所述襯底100的表面和所述溝槽110的內壁形成有場氧化層111，襯底100表面和所述溝槽110側壁上的場氧化層111上形成有研磨停止層112，所述研磨停止層112的表面及其兩側的場氧化層111上形成有第一介質層113，所述溝槽110內形成有屏蔽柵120。接著，參閱圖1b，進行第一次濕法刻蝕工藝，刻蝕部分所述場氧化層111和部分所述第一介質層113，以暴露所述屏蔽柵120的部分側壁。隨后，參閱圖1c，進行高密度等離子體化學氣相沉積工藝(HDP)，在所述溝槽110內填充第二介質層121并延伸覆蓋所述溝槽110兩側的研磨停止層112和第一介質層113。參閱圖1d，進行化學機械研磨工藝(CMP)，以去除部分所述第二介質層121和所述研磨停止層112表面的第一介質層113，隨后進行第二次濕法刻蝕工藝，刻蝕所述場氧化層111、所述研磨停止層112和部分所述第二介質層121以暴露所述襯底100。

然而，由于濕法刻蝕工藝具有各項同性的特點，因此，在第一次濕法刻蝕工藝中，所述襯底100和所述研磨停止層112之間的部分場氧化層111被刻蝕形成空洞(即圖1b中A所表示的部分)。由于所述空洞位于研磨停止層112的下方，因此HDP工藝中形成的所述第二介質層121無法完全填滿所述空洞。在第二次濕法刻蝕的過程中，所述空洞被腐蝕液腐蝕變大形成缺陷溝槽(即圖1d中B所表示的部分)。

在后續的SGT器件的制造方法中，所述缺陷溝槽處容易出現多晶硅殘留，從而影響所述SGT器件的形貌及性能。因此，需要一種方法解決上述問題。

發明內容

本發明的目的在于提供一種半導體器件的制造方法，刻蝕部分研磨停止層以暴露場氧化層中的空洞所在的區域，從而減少或避免所述空洞在后續工藝中對半導體器件的性能產生影響。

為了達到上述目的，本發明提供了一種半導體器件的制造方法，包括：

提供襯底，所述襯底內形成有溝槽，所述襯底的表面和所述溝槽的側壁及底部依次形成有場氧化層和第一介質層，所述襯底的表面的所述場氧化層和所述第一介質層之間形成有研磨停止層，所述溝槽內形成有屏蔽柵；

采用濕法刻蝕工藝去除部分所述場氧化層和部分所述第一介質層，以暴露所述屏蔽柵的上表面及部分側壁；以及，

去除部分所述研磨停止層，以暴露所述溝槽兩側的部分所述襯底的表面。

可選的，所述濕法刻蝕工藝中，所述場氧化層靠近所述溝槽的位置處形成有空洞。

可選的，刻蝕部分所述研磨停止層暴露出的所述襯底的表面至少覆蓋所述空洞所在區域。

可選的，采用回刻工藝刻蝕去除部分所述研磨停止層。