[發明專利]半導體器件及其制造方法

有效

• 申請號: 202110482479.7
• 申請日: 2021-04-30
• 公開（公告）號: CN113224168B
• 公開（公告）日: 2022-06-17
• 發明（設計）人: 李樂
• 申請（專利權）人: 武漢新芯集成電路制造有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/06;H01L29/423
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 田婷

本發明提供了一種半導體器件及其制造方法，所述半導體器件包括：SOI襯底包括自下向上的下層襯底、絕緣埋層和半導體層，柵極層形成于半導體層上，柵極層包括主柵和擴展柵，主柵兩側的半導體層中分別形成有源極區和漏極區，擴展柵至少從主柵向源極區方向延伸，體接觸區形成于源極區中，體接觸區從源極區向漏極區方向延伸至靠近擴展柵的一側與擴展柵接觸，柵極離子摻雜區形成于柵極層中，柵極離子摻雜區從擴展柵的靠近體接觸區的一側至少延伸至主柵中，且在源極區指向漏極區的方向上，體接觸區與柵極離子摻雜區接觸。本發明的技術方案能夠在考量到柵極層和體接觸區的制作工藝的波動性影響的同時，還能提高器件性能。

技術領域

本發明涉及半導體集成電路制造領域，特別涉及一種半導體器件及其制造方法。

背景技術

絕緣體上半導體(SOI)結構包含下層襯底、絕緣埋層和上層半導體層，與常規的半導體襯底相比有諸多優點，例如：消除了閂鎖效應、減小了器件的短溝道效應以及改善了抗輻照能力等，使得其廣泛應用于射頻、高壓以及抗輻照等領域。

對于SOI器件來說，如何抑制浮體效應，一直是SOI器件研究的熱點之一。針對浮體效應的解決措施其中之一是采用體接觸的方式使體區中積累的空穴得到釋放，體接觸就是在絕緣埋層上方、上層半導體層底部處于電學浮空狀態的體區和外部相接觸，使得空穴不在該區積累。目前，常見的實現體引出的器件結構包含BTS(Body Tied to Source)結構、T型柵結構和H型柵結構等。

其中，參閱圖1，圖1是一種BTS結構的示意圖，從圖1中可看出，在柵極層11兩側的上層半導體層(未圖示)中分別形成有源極區12和漏極區13，在源極區12形成有體接觸區14；且在向源極區12中離子注入形成體接觸區14時，離子注入的范圍從上層半導體層中延伸到部分區域(即圖1中的A1區域)的柵極層11中，以確保形成的體接觸區14與柵極層11接觸。由于受到柵極層11、體接觸區14的制作工藝的CD(關鍵尺寸)以及采用的掩膜版的對準(Overlay)精度的波動影響，限制了柵極層11的從源極區12向漏極區13方向上的柵長L1不能太小(例如不小于0.3微米)；但是，若柵極層11的從源極區12向漏極區13方向上的柵長L1太大，會影響器件的性能，例如柵極層11與上層半導體層之間形成有柵氧層(未圖示)，會導致柵極層11、柵氧層和上層半導體層之間形成的寄生電容過大，并且也會導致功耗增加以及導通電流減小等問題。

因此，如何在考量工藝的波動性的同時，還能提高器件性能是目前亟需解決的問題。

發明內容

本發明的目的在于提供一種半導體器件及其制造方法，使得能夠在考量到柵極層和體接觸區的制作工藝的波動性影響的同時，還能提高器件性能。

為實現上述目的，本發明提供了一種半導體器件，包括：

SOI襯底，包括自下向上的下層襯底、絕緣埋層和半導體層；

柵極層，形成于所述半導體層上，所述柵極層包括主柵和擴展柵，所述主柵兩側的半導體層中分別形成有源極區和漏極區，所述擴展柵至少從所述主柵向所述源極區方向延伸；

體接觸區，形成于所述源極區中，所述體接觸區從所述源極區向所述漏極區方向延伸至靠近所述擴展柵的一側與所述擴展柵接觸；以及，

柵極離子摻雜區，形成于所述柵極層中，所述柵極離子摻雜區從所述擴展柵的靠近所述體接觸區的一側至少延伸至所述主柵中，且在所述源極區指向所述漏極區的方向上，所述體接觸區與所述柵極離子摻雜區接觸。

優選地，所述擴展柵至少從所述主柵向所述源極區方向延伸包括：

所述擴展柵從所述主柵向所述源極區方向延伸，以使得所述柵極層的形狀為T型；或者，所述擴展柵從所述主柵分別向所述源極區和所述漏極區方向延伸，以使得所述柵極層的形狀為十字型。