[發明專利]半導體器件及其制造方法及包括該器件的電子設備

有效

• 申請號: 202110477559.3
• 申請日: 2021-04-29
• 公開（公告）號: CN113257918B
• 公開（公告）日: 2022-10-04
• 發明（設計）人: 朱慧瓏
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/06;H01L21/336
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 倪斌

公開了一種半導體器件及其制造方法及包括該器件的電子設備。根據實施例，半導體器件可以包括：在襯底上實質上沿豎直方向延伸的有源區；繞有源區在豎直方向上的中間段的至少部分外周形成的柵堆疊，其中有源區包括與柵堆疊相對的溝道區以及分別在溝道區在豎直方向上的相對兩側的第一源/漏區和第二源/漏區；第一側墻和第二側墻，分別介于柵堆疊的導體層與第一源/漏區之間以及柵堆疊的導體層與第二源/漏區之間。

技術領域

本公開涉及半導體領域，具體地，涉及豎直型半導體器件及其制造方法以及包括這種半導體器件的電子設備。

背景技術

在水平型器件如金屬氧化物半導體場效應晶體管(MOSFET)中，源極、柵極和漏極沿大致平行于襯底表面的方向布置。由于這種布置，水平型器件不易進一步縮小。與此不同，在豎直型器件中，源極、柵極和漏極沿大致垂直于襯底表面的方向布置。因此，相對于水平型器件，豎直型器件更容易縮小。

另外，在水平型器件中，側墻可以沒于柵堆疊在橫向上的相對兩側(即，柵堆疊分別面向在橫向上彼此相對的源/漏區的這兩側)。由于常規側墻形成工藝的限制，在豎直型器件中，難以在柵堆疊在豎直方向上的相對兩側(即，柵堆疊分別面向在豎直方向上彼此相對的源/漏區的兩側)，形成側墻。

發明內容

有鑒于此，本公開的目的至少部分地在于提供一種能夠很好地控制柵長的豎直型半導體器件及其制造方法以及包括這種半導體器件的電子設備。

根據本公開的一個方面，提供了一種半導體器件，包括：在襯底上實質上沿豎直方向延伸的有源區；繞有源區在豎直方向上的中間段的至少部分外周形成的柵堆疊，其中有源區包括與柵堆疊相對的溝道區以及分別在溝道區在豎直方向上的相對兩側的第一源/漏區和第二源/漏區；第一側墻和第二側墻，分別介于柵堆疊的導體層與第一源/漏區之間以及柵堆疊的導體層與第二源/漏區之間。

根據本公開的另一方面，提供了一種制造半導體器件的方法，包括：在襯底上設置實質上沿豎直方向延伸的有源區；使有源區在豎直方向上的中間段相對于有源區在豎直方向上的下段和上段在橫向上凹入；沿有源區的中間段相對于下段和上段形成的凹入的表面形成柵介質層和功函數調節層；在形成有柵介質層和功函數調節層的凹入中形成第一位置保持層；以第一位置保持層為掩模，對功函數調節層進行選擇性刻蝕，從凹入中去除部分功函數調節層，以在凹入中形成間隙；沿著有源區的表面形成側墻，側墻填充間隙且與功函數調節層相接；去除第一位置保持層，以釋放凹入中的空間；以及形成柵電極材料層，柵電極材料層填充空間。

根據本公開的另一方面，提供了一種電子設備，包括由上述半導體器件形成的集成電路。

根據本公開的實施例，在豎直型器件中引入了(柵)側墻，從而可以增大柵堆疊特別是其中的導體層與源/漏區之間的電間隔距離，并因此可以抑制寄生電容的增長，特別是在導體層厚度增大以降低電阻的情況下。

附圖說明

通過以下參照附圖對本公開實施例的描述，本公開的上述以及其他目的、特征和優點將更為清楚，在附圖中：

圖1至14示出了根據本公開實施例的制造半導體器件的流程中部分階段的示意圖；

圖15至17示出了根據本公開另一實施例的制造半導體器件的流程中部分階段的示意圖；

圖18至19示出了根據本公開另一實施例的制造半導體器件的流程中部分階段的示意圖；

圖20至23示出了根據本公開另一實施例的制造半導體器件的流程中部分階段的示意圖。

貫穿附圖，相同或相似的附圖標記表示相同或相似的部件。

具體實施方式

以下，將參照附圖來描述本公開的實施例。但是應該理解，這些描述只是示例性的，而并非要限制本公開的范圍。此外，在以下說明中，省略了對公知結構和技術的描述，以避免不必要地混淆本公開的概念。