[發明專利]集成電路結構及其形成方法

在審

• 申請號: 202110451678.1
• 申請日: 2021-04-26
• 公開（公告）號: CN113299646A
• 公開（公告）日: 2021-08-24
• 發明（設計）人: 王培宇;黃禹軒
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L27/088
• 分類號: H01L27/088;H01L27/092;H01L21/8234;H01L21/8238
• 代理公司: 北京德恒律治知識產權代理有限公司 11409
• 代理人: 章社杲;李偉

集成電路(IC)結構包括柵極結構、源極外延結構、漏極外延結構、前側互連結構、背側介電層、外延再生層和背側通孔。源極外延結構和漏極外延結構分別位于柵極結構的相對側上。前側互連結構位于源極外延結構的前側和漏極外延結構的前側上方。背側介電層位于源極外延結構的背側和漏極外延結構的背側上方。外延再生層位于源極外延結構和漏極外延結構中的第一個的背側上。背側通孔延伸穿過背側介電層并且與外延再生層重疊。本申請的實施例還涉及形成集成電路結構的方法。

技術領域

本申請的實施例涉及集成電路結構及其形成方法。

背景技術

隨著半導體工業已經發展至追求更高的器件密度、更高的性能和更低的成本的納米技術工藝節點，來自制造和設計問題的雙重挑戰產生了三維設計的發展，諸如多柵極場效應晶體管(FET)，包括鰭式FET(Fin FET)和全環柵(GAA)FET。在Fin FET中，柵電極與溝道區域的三個側面相鄰，柵極介電層介于其間。因為柵極結構在三個表面上圍繞(包裹)鰭，所以晶體管基本具有控制通過鰭或溝道區域的電流的三個柵極。不幸的是，第四側(溝道的底部)遠離柵電極，因此不受嚴格的柵極控制。相反，在GAA FET中，溝道區域的所有側面由柵電極圍繞，這允許在溝道區域中更充分的耗盡，并且由于更陡的亞閾值電流擺幅(SS)和更小的漏致勢壘降低(DIBL)而產生較小的短溝道效應。

發明內容

本申請的一些實施例提供了一種集成電路(IC)結構，包括：柵極結構；源極外延結構和漏極外延結構，分別位于所述柵極結構的相對側上；前側互連結構，位于所述源極外延結構的前側和所述漏極外延結構的前側上方；背側介電層，位于所述源極外延結構的背側和所述漏極外延結構的背側上方；外延再生層，位于所述源極外延結構和所述漏極外延結構中的第一個的所述背側上；以及背側通孔，穿過所述背側介電層延伸至所述外延再生層。

本申請的另一些實施例提供了一種集成電路結構，包括：多個溝道層，布置為以間隔開的方式彼此堆疊；柵極結構，圍繞所述多個溝道層的每個；源極外延結構和漏極外延結構，分別位于所述多個溝道層的相對端面上；前側互連結構，位于所述源極外延結構的前側和所述漏極外延結構的前側上方；背側通孔，位于所述源極外延結構和所述漏極外延結構中的第一個的背側上方；以及外延再生層，位于所述背側通孔與所述源極外延結構和所述漏極外延結構中的所述第一個之間。

本申請的又一些實施例提供了一種形成集成電路結構的方法，包括：在襯底上方形成晶體管，所述晶體管包括第一源極/漏極外延結構、第二源極/漏極外延結構以及橫向位于所述第一源極/漏極外延結構和所述第二源極/漏極外延結構之間的柵極結構；至少去除所述襯底的部分以暴露所述晶體管的背側；在所述晶體管的暴露的背側上方形成背側介電層；在所述背側介電層中形成背側通孔開口以暴露所述晶體管的所述第一源極/漏極外延結構的背側；在所述晶體管的所述第一源極/漏極外延結構的所述暴露的背側上方形成外延再生層；以及在所述背側通孔開口中并且在所述外延再生層上方形成背側通孔。

附圖說明

當結合附圖進行閱讀時，從以下詳細描述可最佳理解本發明的各個方面。應該指出，根據工業中的標準實踐，各個部件未按比例繪制。實際上，為了清楚的討論，各個部件的尺寸可以任意地增大或減小。

圖1、圖2、圖3、圖4A、圖5A、圖6A和圖7A是根據本發明的一些實施例的在制造集成電路結構中的中間階段的立體圖。

圖4B、圖5B、圖6B、圖7B、圖8、圖9、圖10A、圖11A、圖12、圖13A、圖14A、圖15A、圖16A、圖17A、圖18A、圖19A、圖20A、圖21A、圖22A、圖23A、圖24A和圖25是沿第一切口制造集成電路結構的中間階段的截面圖，該第一切口沿溝道的長度方向并且垂直于襯底的頂面。

圖10B、圖11B、圖14B、圖15B、圖16B、圖17B、圖18B、圖19B、圖20B、圖21B、圖22B、圖23B和圖24B是沿第二切口制造集成電路結構的中間階段的截面圖，該第二切口在源極區域中并且垂直于溝道的長度方向。