[發明專利]一種確定端口時序約束的方法及相關裝置

在審

• 申請號: 202110448095.3
• 申請日: 2021-04-25
• 公開（公告）號: CN113033132A
• 公開（公告）日: 2021-06-25
• 發明（設計）人: 陳嵐;張代波
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: G06F30/3323
• 分類號: G06F30/3323
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 駱宗力

本申請公開了一種確定端口時序約束的方法及相關裝置，其中，所述確定端口時序約束的方法在獲取了待分析數字電路和初始時序約束文件后，依據端口信息或所述初始時序約束文件對所述待分析數字電路中的各端口進行分類，并根據所述初始時序約束文件以及各端口的分類結果，確定各端口的時序約束，依據該方法設計者只需要在初始時序約束文件中約束塊內部的寄存器之間的SDC信息約束路徑，端口的時序約束會根據內部電路結構和信息自動產生，極大地簡化了手寫端口時序約束的復雜過程并且無需反復迭代，可一次性地生成完整且正確的端口時序約束，大大降低了確定端口時序約束的方法所需耗費的時間、人力和計算資源。

技術領域

本申請涉及計算機應用技術領域，更具體地說，涉及一種確定端口時序約束的方法及相關裝置。

背景技術

數字電路是指用數字信號完成對數字量的算術運算和邏輯運算的電路，數字電路由于具有邏輯運算和邏輯處理功能，所以又可稱為數字邏輯電路。

隨著SOC(System on Chip，系統級芯片)設計規模的持續增長和工藝的不斷演進，越來越多的晶體管被集成到一顆芯片上。針對大規模集成電路各個端口的IO(Input/Output，輸入/輸出)時序約束，現有的確定方法首先需要根據RTL(Register TransferLevel，寄存器傳輸級)電路給各個端口設定各自的IO時序約束，經過邏輯綜合的STA(Static Timing Analysis，靜態時序分析)過程得到時序報告，然后通過查看時序報告來檢查IO時序約束的正確性和完備性。

但這類方法需要耗費大量的時間、人力和計算資源。

發明內容

為解決上述技術問題，本申請提供了一種確定端口時序約束的方法及相關裝置，以降低確定端口時序約束的方法所需耗費的時間、人力和計算資源。

為實現上述技術目的，本申請實施例提供了如下技術方案：

一種確定端口時序約束的方法，包括：

獲取待分析數字電路；

獲取與所述待分析數字電路對應的初始時序約束文件；

依據端口信息或所述初始時序約束文件對所述待分析數字電路中的各端口進行分類；所述端口信息包括端口在所述待分析數字電路中的位置、與待分析數字電路中其他元件的連接關系、所述端口的負載或驅動命令種類以及所述端口的用途中的至少一項；

根據所述初始時序約束文件以及各端口的分類結果，確定各端口的時序約束。

可選的，所述依據端口信息對所述待分析數字電路中的各端口進行分類包括：

當所述待分析數字電路中的端口滿足第一預設條件時，將所述端口劃分為第一類端口；所述第一預設條件包括：所述端口為時鐘網絡的一部分或所述端口為未加負載的輸入端口或所述端口為無驅動的輸出端口或所述端口為固定值驅動的輸出端口或所述端口在所述初始時序約束文件中已添加預設時序約束或所述端口用作anlog信號且負載或驅動器電路單元為硬核且所述端口所在的時鐘網絡被設置了不允許觸動屬性；

當所述待分析數字電路中的端口滿足第二預設條件時，將所述端口劃分為第二類端口；所述第二預設條件包括：所述端口直接接到一個或多個寄存器或者經過組合邏輯接到一個或多個寄存器，并且與所述端口連接的寄存器由至少一個時鐘驅動；

當所述待分析數字電路中的端口為饋通端口時，將所述端口劃分為第三類端口。

可選的，所述根據所述初始時序約束文件以及各端口的分類結果，確定各端口的時序約束包括：

不為所述第一類端口添加時序約束，且對在所述初始時序約束文件中已添加預設時序約束的端口，維持所述端口的預設時序約束；

為所述第二類端口添加一個或多個虛擬時鐘；