[發(fā)明專利]一種FPGA內(nèi)的DDR4 SDRAM訪問效率優(yōu)化方法

在審

• 申請?zhí)枺?/td>: 202110445603.2
• 申請日: 2021-04-25
• 公開（公告）號: CN113032303A
• 公開（公告）日: 2021-06-25
• 發(fā)明（設(shè)計）人: 夏婷婷
• 申請（專利權(quán)）人: 無錫芯思維科技有限公司
• 主分類號: G06F13/16
• 分類號: G06F13/16;G06F9/38
• 代理公司: 無錫市匯誠永信專利代理事務(wù)所(普通合伙) 32260
• 代理人: 朱曉林

1.一種FPGA內(nèi)的DDR4 SDRAM訪問效率優(yōu)化方法，其特征在于：包括以下步驟：

S1：將用戶的DDR4 SDRAM的訪問命令先輸入到預(yù)處理模塊中；

S2：預(yù)處理模塊對輸入的訪問命令按照排序規(guī)則進行排序，形成新的命令隊列，然后將新的命令隊列依次發(fā)送到DDR4 SDRAM。

2.根據(jù)權(quán)利要求1所述的一種FPGA內(nèi)的DDR4 SDRAM訪問效率優(yōu)化方法，其特征在于：所述預(yù)處理模塊包括命令緩存單元、命令排序單元和命令發(fā)送單元，所述命令緩存單元用于緩沖輸入的DDR4 SDRAM的訪問命令，所述命令排序單元從所述命令緩存單元讀取規(guī)定數(shù)量的訪問命令，然后按照排序規(guī)則對讀取的訪問命令進行排序，形成新的命令隊列，所述命令發(fā)送單元將新的命令隊列依次發(fā)送到DDR4 SDRAM。

3.根據(jù)權(quán)利要求2所述的一種FPGA內(nèi)的DDR4 SDRAM訪問效率優(yōu)化方法，其特征在于：所述命令排序單元按照排序規(guī)則對讀取的訪問命令進行排序具體為所述命令排序單元將Row地址相同的訪問命令歸為同一組，所述命令發(fā)送單元向所述DDR4 SDRAM發(fā)送訪問命令時先選擇某一組訪問命令進行發(fā)送，當(dāng)該組訪問命令發(fā)送完成后再選擇另一組訪問命令進行發(fā)送，直至完成所有組的訪問命令的發(fā)送。

4.根據(jù)權(quán)利要求3所述的一種FPGA內(nèi)的DDR4 SDRAM訪問效率優(yōu)化方法，其特征在于：所述命令發(fā)送單元先將Bank地址相同的訪問命令先歸為同一區(qū)，然后將同一區(qū)的Row地址相同的訪問命令歸為同一組。

5.根據(jù)權(quán)利要求4所述的一種FPGA內(nèi)的DDR4 SDRAM訪問效率優(yōu)化方法，其特征在于：所述命令發(fā)送單元按照Bank地址依次增加的順序?qū)⒚總€區(qū)的訪問命令發(fā)送給DDR4 SDRAM，所述命令發(fā)送單元將每個區(qū)的訪問命令發(fā)送給DDR4 SDRAM時，按照Row地址依次增加的順序?qū)⒚恳唤M訪問命令發(fā)送給DDR4 SDRAM。

6.根據(jù)權(quán)利要求5所述的一種FPGA內(nèi)的DDR4 SDRAM訪問效率優(yōu)化方法，其特征在于：所述命令發(fā)送單元將每一組訪問命令發(fā)送給DDR4 SDRAM時，按照Column地址依次增加的順序?qū)⒚恳粋€訪問命令發(fā)送給DDR4 SDRAM。

7.根據(jù)權(quán)利要求5所述的一種FPGA內(nèi)的DDR4 SDRAM訪問效率優(yōu)化方法，其特征在于：所述命令發(fā)送單元在將當(dāng)前區(qū)的訪問命令發(fā)送給DDR4 SDRAM時，還向DDR4 SDARM發(fā)送預(yù)存命令中下一個區(qū)的Row地址最小的存儲區(qū)的行打開命令，以便當(dāng)命令發(fā)送單元發(fā)送完當(dāng)前區(qū)的訪問命令時能直接訪問下一個區(qū)的Row地址最小的存儲區(qū)。

8.根據(jù)權(quán)利要求5所述的一種FPGA內(nèi)的DDR4 SDRAM訪問效率優(yōu)化方法，其特征在于：所述命令發(fā)送單元在發(fā)送同一個區(qū)的訪問命令時，如果發(fā)送完一組訪問命令而下一組訪問命令需要更換Row行，則優(yōu)先查詢所述命令緩存單元內(nèi)的緩存指令中的其它Bank的訪問指令是否需要更換Row行，如果其它Bank的訪問指令不需要更換Row行，則優(yōu)先發(fā)送。

9.根據(jù)權(quán)利要求2所述的一種FPGA內(nèi)的DDR4 SDRAM訪問效率優(yōu)化方法，其特征在于：所述預(yù)處理模塊內(nèi)還設(shè)有數(shù)據(jù)順序恢復(fù)單元，所述命令發(fā)送單元在向所述DDR4 SDRAM發(fā)送完所有訪問命令后，所述數(shù)據(jù)順序恢復(fù)單元對從DDR4 SDRAM中的每個訪問地址獲取的訪問數(shù)據(jù)按照原訪問命令的訪問地址在緩沖單元中的緩沖順序進行順序恢復(fù)后再傳輸給訪問單元。

10.根據(jù)權(quán)利要求2所述的一種FPGA內(nèi)的DDR4 SDRAM訪問效率優(yōu)化方法，其特征在于：所述預(yù)處理模塊在訪問順序調(diào)整時優(yōu)先保證相同地址的讀寫順序不被改變，從而保證所有訪問數(shù)據(jù)符合訪問者原有預(yù)期。