[發明專利]一種FPGA內的DDR4 SDRAM訪問效率優化方法

在審

• 申請號: 202110445603.2
• 申請日: 2021-04-25
• 公開（公告）號: CN113032303A
• 公開（公告）日: 2021-06-25
• 發明（設計）人: 夏婷婷
• 申請（專利權）人: 無錫芯思維科技有限公司
• 主分類號: G06F13/16
• 分類號: G06F13/16;G06F9/38
• 代理公司: 無錫市匯誠永信專利代理事務所(普通合伙) 32260
• 代理人: 朱曉林

本發明涉及DDR4SDRAM訪問技術,公開了一種FPGA內的DDR4SDRAM訪問效率優化方法，包括以下步驟，S1：將用戶的DDR4SDRAM的訪問命令先輸入到預處理模塊中；S2：預處理模塊對輸入的訪問命令按照排序規則進行排序，形成新的命令隊列，然后將新的命令隊列依次發送到DDR4SDRAM，通過在FPGA系統中添加預處理模塊對用戶的訪問命令進行排序，將同一bank內Row地址相同的訪問命令歸為同一組，然后預處理模塊再一組一組地向DDR4SDRAM發送訪問命令，這樣DDR4SDRAM在接收Row地址相同的命令組的訪問命令時只需一個激活行動作即可，節省因地址隨機性帶來的不斷切換Row地址而引起的不斷打開和關閉行操作。

技術領域

本發明涉及DDR4 SDRAM訪問技術領域，具體涉及一種FPGA內的DDR4 SDRAM訪問效率優化方法。

背景技術

隨著半導體技術的不斷發展，FPGA芯片已逐漸在人工智能、大數據分析、云計算、網絡通信、圖像處理、機器人、芯片驗證等諸多領域得到廣泛的應用，甚至在少數領域正在取代CPU和GPU或是DSP的位置成為主導芯片。DDR4 SDRAM作為當前電子系統架構中使用最為廣泛的RAM型動態隨機讀取存儲器，在FPGA系統中因其存儲容量大、訪問速度快也被廣泛使用。而DDR4 SDRAM芯片訪問控制除了上電后要對DDR4 SDRAM芯片IO參數進行訓練和對芯片控制寄存器進行配置等初始化工作外，還要在訪問操作過程中進行預充電和刷新等工作，正常訪問DDR4 SDRAM的讀寫動作也需要經過地址選擇和命令輸入等操作，因此FPGA廠商往往都會在其提供的EDA工具中提供DDR4SDRAM控制機IP核(例如：Xilinx的MIG IP)，用戶只需按照EDA廠商要求的接口時序提供DDR4 SDRAM訪問地址、命令和數據即可完成對DDR4 SDRAM的數據訪問操作。

如圖1所示，DDR4 SDRAM芯片內部的存儲結構通常分為若干個Bank組，每個Bank組內有若干個Bank(通常有4-8個bank)，每個Bank內有若干個行存儲空間，每行有若干列存儲空間，因此DDR4SDRAM的存儲地址由BG(Bank組)地址、Bank地址、Row(行)地址、Column(列)地址共同組成。在FPGA系統設計中，如果采用DDR4 SDRAM作為數據存儲器，通常對DDR4SDRAM的訪問效率是很重要的一個系統指標，其直接影響存儲器訪問帶寬，甚至很多時候對系統的可行性和穩定性其決定性作用，其中影響最大的兩個因素是BL(突發長度)和訪問地址行(Row)切換。突發長度對訪問效率的影響主要因為訪問地址和命令的輸入需要占用總線時間，BL(突發長度)越長，其占用總線時間越短，訪問效率越高，當前主流的DDR4 SDRAM突發長度(BL)通常是4或者8,FPGA設計中通常默認BL值為8，其對訪問效率的影響已經不是很大。訪問地址行(Row)切換影響訪問效率主要原因是DDR4 SDRAM的每個Bank內行地址具有獨占性，切換訪問行(Row)地址芯片內部需要將原來的有效行(已激活的行)關閉，并將該行數據進行充電刷新，然后重新打開(激活)新的一行(Row)，因此，在同一Bank內切換訪問行(Row)操作將大大影響DDR4 SDRAM的讀寫訪問效率。此外每個Bank都可以激活一行，因此不同Bank間可以同時激活多行。

然而很多場合的用戶設計需要對DDR4 SDRAM進行隨機性訪問，其訪問地址具有隨機性特點，其必然會頻繁切換訪問行(Row)，從而導致大大降低DDR4 SDRAM的訪問效率，于此同時，設計本身又要求DDR4 SDRAM能夠有一個較高的訪問效率。因此要達到用戶高效率的DDR4 SDRAM隨機性訪問，必須提供一種方案來解決此類問題。

發明內容

鑒于背景技術的不足，本發明是提供了一種FPGA內的DDR4 SDRAM訪問效率優化方法，提高FPGA芯片內的DDR4 SDRAM在隨機訪問時的效率。

為解決以上技術問題，本發明提供了如下技術方案：一種FPGA內的DDR4 SDRAM訪問效率優化方法，包括以下步驟：

S1：將用戶的DDR4 SDRAM的訪問命令先輸入到預處理模塊中；