[發明專利]一種可重構整型-浮點型乘法器

有效

• 申請號: 202110444216.7
• 申請日: 2021-04-23
• 公開（公告）號: CN113157247B
• 公開（公告）日: 2022-10-25
• 發明（設計）人: 張斌;王凱;桂小琰;張玉龍;張澤
• 申請（專利權）人: 西安交通大學
• 主分類號: G06F7/487
• 分類號: G06F7/487;G06F7/485
• 代理公司: 西安通大專利代理有限責任公司 61200
• 代理人: 崔方方

本發明屬于數字信號處理領域，公開了一種可重構整型?浮點型乘法器，包括使能控制模塊、整型?浮點預處理模塊、前運算模塊、可重構乘法模塊和對階模塊；使能控制模塊生成第一控制信號和第二控制信號；整型?浮點預處理模塊獲取第一浮點型數據和第二浮點型數據，得到第一擴展尾數和第二擴展尾數；前運算模塊得到浮點結果的符號位及浮點結果的臨時階碼；可重構乘法模塊得到整型結果或浮點結果的臨時尾數；對階模塊得到浮點結果的尾數和階碼。不僅能實現浮點乘法運算，而且能在不增加額外資源的情況下，實現整型乘法運算，可以充分滿足當前人工智能芯片的需求，在面對不同要求時可以靈活選擇數據運算模式，具有更好的資源利用率、功能性及通用性。

技術領域

本發明屬于數字信號處理領域，涉及一種可重構整型-浮點型乘法器。

背景技術

近年來，隨著人工智能時代的到來，人們投入到了對智能化產品的研究熱潮中，由于卷積神經網絡在目標檢測、圖像處理、語音識別等領域所展現出的巨大優勢，卷積神經網絡又成為了學術界及工業界的研究熱點，其優勢在于將局部關系進行連接，得到了權值共享的網絡結構。

卷積神經網絡訓練主要采用CPU和GPU，其權重、偏置等皆為浮點數，隨著超大規模集成電路的發展，基于速度和集成的優勢，越來越多訓練完成后的網絡結構選擇在FPGA或ASIC平臺實現，由于浮點運算對于資源的消耗較大，速度相對定點數較慢，過去人們更傾向于使用定點數實現，但是隨之而來的就是精確度降低、所實現網絡的可靠性降低等問題。目前，不論是FPGA還是ASIC平臺，可供調度的資源相比過去都有了量的提升，浮點運算的資源消耗和運算速率相比過去有了質的提升，因此浮點運算在卷積神經網絡的硬件實現上逐漸普遍。目前在不同的應用領域和應用場景中，對數據類型的要求也不同，以數據類型的運算方式分類，基本可分為整型乘法器和浮點型乘法器，整型乘法器消耗資源少，但精度較低，浮點型乘法器消耗資源多，但精度高，它們有著各自的優勢和劣勢。

但是現有的乘法單元一般都僅支持單一的整型乘法運算或浮點乘法運算，因此現有乘法單元在進行具體的數據處理時，由于數據源的多變性，在精度和消耗資源上不能統籌兼顧。

發明內容

本發明的目的在于克服上述現有技術中，現有乘法單元功能單一，精度和消耗資源不能統籌兼顧的缺點，提供一種可重構整型-浮點型乘法器。

為達到上述目的，本發明采用以下技術方案予以實現：

一種可重構整型-浮點型乘法器，包括使能控制模塊、整型-浮點預處理模塊、前運算模塊、可重構乘法模塊和對階模塊；使能控制模塊用于接收控制指令，根據控制指令生成第一控制信號和第二控制信號，并輸出至整型-浮點預處理模塊和可重構乘法模塊；整型-浮點預處理模塊用于接收第一待處理數據和第二待處理數據，根據第一控制信號將第一待處理數據和第二待處理數據轉換為第一浮點型數據和第二浮點型數據，將第一浮點型數據和第二浮點型數據的尾數的最高位前擴展1位1，得到第一擴展尾數和第二擴展尾數并發送至可重構乘法模塊；將第一浮點型數據和第二浮點型數據的符號位及階碼均發送至前運算模塊；前運算模塊用于根據第一浮點型數據和第二浮點型數據的符號位，得到浮點結果的符號位；根據第一浮點型數據和第二浮點型數據的階碼，得到浮點結果的臨時階碼并發送至對階模塊；可重構乘法模塊用于根據第一控制信號和第二控制信號，將第一擴展尾數和第二擴展尾數進行可重構處理，得到整型結果或浮點結果的臨時尾數；將浮點結果的臨時尾數發送至對階模塊；對階模塊用于根據浮點結果的臨時尾數的最高位，將浮點結果的臨時尾數和浮點結果的臨時階碼進行規格化處理，得到浮點結果的尾數和階碼。

本發明進一步的改進在于：