[發(fā)明專利]一種可重構(gòu)整型-浮點(diǎn)型乘法器

有效

• 申請(qǐng)?zhí)枺?/td>: 202110444216.7
• 申請(qǐng)日: 2021-04-23
• 公開（公告）號(hào): CN113157247B
• 公開（公告）日: 2022-10-25
• 發(fā)明（設(shè)計(jì)）人: 張斌;王凱;桂小琰;張玉龍;張澤
• 申請(qǐng)（專利權(quán)）人: 西安交通大學(xué)
• 主分類號(hào): G06F7/487
• 分類號(hào): G06F7/487;G06F7/485
• 代理公司: 西安通大專利代理有限責(zé)任公司 61200
• 代理人: 崔方方

1.一種可重構(gòu)整型-浮點(diǎn)型乘法器，其特征在于，包括使能控制模塊、整型-浮點(diǎn)預(yù)處理模塊、前運(yùn)算模塊、可重構(gòu)乘法模塊和對(duì)階模塊；

使能控制模塊用于接收控制指令，根據(jù)控制指令生成第一控制信號(hào)和第二控制信號(hào)，并輸出至整型-浮點(diǎn)預(yù)處理模塊和可重構(gòu)乘法模塊；

整型-浮點(diǎn)預(yù)處理模塊用于接收第一待處理數(shù)據(jù)和第二待處理數(shù)據(jù)，根據(jù)第一控制信號(hào)將第一待處理數(shù)據(jù)和第二待處理數(shù)據(jù)轉(zhuǎn)換為第一浮點(diǎn)型數(shù)據(jù)和第二浮點(diǎn)型數(shù)據(jù)，將第一浮點(diǎn)型數(shù)據(jù)和第二浮點(diǎn)型數(shù)據(jù)的尾數(shù)的最高位前擴(kuò)展1位1，得到第一擴(kuò)展尾數(shù)和第二擴(kuò)展尾數(shù)并發(fā)送至可重構(gòu)乘法模塊；將第一浮點(diǎn)型數(shù)據(jù)和第二浮點(diǎn)型數(shù)據(jù)的符號(hào)位及階碼均發(fā)送至前運(yùn)算模塊；

前運(yùn)算模塊用于根據(jù)第一浮點(diǎn)型數(shù)據(jù)和第二浮點(diǎn)型數(shù)據(jù)的符號(hào)位，得到浮點(diǎn)結(jié)果的符號(hào)位；根據(jù)第一浮點(diǎn)型數(shù)據(jù)和第二浮點(diǎn)型數(shù)據(jù)的階碼，得到浮點(diǎn)結(jié)果的臨時(shí)階碼并發(fā)送至對(duì)階模塊；

可重構(gòu)乘法模塊用于根據(jù)第一控制信號(hào)和第二控制信號(hào)，將第一擴(kuò)展尾數(shù)和第二擴(kuò)展尾數(shù)進(jìn)行可重構(gòu)處理，得到整型結(jié)果或浮點(diǎn)結(jié)果的臨時(shí)尾數(shù)；將浮點(diǎn)結(jié)果的臨時(shí)尾數(shù)發(fā)送至對(duì)階模塊；

對(duì)階模塊用于根據(jù)浮點(diǎn)結(jié)果的臨時(shí)尾數(shù)的最高位，將浮點(diǎn)結(jié)果的臨時(shí)尾數(shù)和浮點(diǎn)結(jié)果的臨時(shí)階碼進(jìn)行規(guī)格化處理，得到浮點(diǎn)結(jié)果的尾數(shù)和階碼。

2.根據(jù)權(quán)利要求1所述的可重構(gòu)整型-浮點(diǎn)型乘法器，其特征在于，所述使能控制模塊包括譯碼器、第一選擇器和第二選擇器；

所述控制指令包括第一指令和第二指令；譯碼器的輸入端用于接收第一指令，第一輸出端連接第一選擇器的第一輸入端，第二輸出端連接第二選擇器的第一輸入端，第一選擇器的第二輸入端和第二選擇器的第二輸入端均接低電平，第一選擇器的控制端和第二選擇器的控制端用于接收第二指令；第一選擇器的輸出端用于輸出第一控制信號(hào)至整型-浮點(diǎn)預(yù)處理模塊和可重構(gòu)乘法模塊，第二選擇器的輸出端用于輸出第二控制信號(hào)至整型-浮點(diǎn)預(yù)處理模塊和可重構(gòu)乘法模塊。

3.根據(jù)權(quán)利要求1所述的可重構(gòu)整型-浮點(diǎn)型乘法器，其特征在于，所述整型-浮點(diǎn)預(yù)處理模塊包括32bit比較器和32bit并行移位寄存器；

32bit比較器的輸入端用于接收第一待處理數(shù)據(jù)和第二待處理數(shù)據(jù)，控制端與使能控制模塊連接，輸出端與32bit并行移位寄存器的輸入端連接；32bit并行移位寄存器的第一輸出端和第二輸出端與前運(yùn)算模塊連接，32bit并行移位寄存器的第三輸出端、第四輸出端、第五輸出端、第六輸出端、第七輸出端及第八輸出端均與可重構(gòu)乘法模塊連接；

其中，32bit并行移位寄存器的第一輸出端用于輸出第一浮點(diǎn)型數(shù)據(jù)和第二浮點(diǎn)型數(shù)據(jù)的符號(hào)位；第二輸出端用于輸出第一浮點(diǎn)型數(shù)據(jù)和第二浮點(diǎn)型數(shù)據(jù)的階碼；第三輸出端用于輸出第一擴(kuò)展尾數(shù)的[7:0]位；第四輸出端用于輸出第一擴(kuò)展尾數(shù)的[15:8]位；第五輸出端用于輸出第一擴(kuò)展尾數(shù)的[22:16]位；第六輸出端用于輸出第二擴(kuò)展尾數(shù)的[7:0]位；第七輸出端用于輸出第二擴(kuò)展尾數(shù)的[15:8]位；第八輸出端用于輸出第二擴(kuò)展尾數(shù)的[22:16]位。

4.根據(jù)權(quán)利要求1所述的可重構(gòu)整型-浮點(diǎn)型乘法器，其特征在于，所述前運(yùn)算模塊包括第一異或門、第一10bit加法器和第二10bit加法器；

第一異或門的輸入端與整型-浮點(diǎn)預(yù)處理模塊連接，用于接收第一浮點(diǎn)型數(shù)據(jù)和第二浮點(diǎn)型數(shù)據(jù)的符號(hào)位，輸出端用于輸出浮點(diǎn)結(jié)果的符號(hào)位；

第一10bit加法器的輸入端與整型-浮點(diǎn)預(yù)處理模塊連接，用于接收第一浮點(diǎn)型數(shù)據(jù)和第二浮點(diǎn)型數(shù)據(jù)的階碼，輸出端與第二10bit加法器的輸入端連接，第二10bit加法器的輸出端與對(duì)階模塊連接，用于輸出浮點(diǎn)結(jié)果的臨時(shí)階碼。