[發明專利]用于雙時鐘架構的超導RSFQ電路布局方法

有效

• 申請號: 202110442343.3
• 申請日: 2021-04-23
• 公開（公告）號: CN113095033B
• 公開（公告）日: 2023-07-21
• 發明（設計）人: 黃俊英;張闊中;葉笑春;張志敏;范東睿
• 申請（專利權）人: 中國科學院計算技術研究所
• 主分類號: G06F30/392
• 分類號: G06F30/392;G06F30/394;G06F30/398
• 代理公司: 北京泛華偉業知識產權代理有限公司 11280
• 代理人: 王勇

提供一種用于雙時鐘架構的超導RSFQ電路的布局方法，所述電路中除輸入IO以及輸出IO之外的邏輯單元總數為N，布局所述電路的芯片的寬高比為α，所述布局方法包括：基于邏輯深度對N個邏輯單元進行初始布局，包括：計算布局列的參考高度從邏輯深度為1開始依次布置邏輯單元，使得每個邏輯深度的單元按照垂直方向遞增的順序依次布置，且每一列的高度不大于Hsubgt;0/subgt;，不同的邏輯深度從新的一列開始布置；將單元數小于Hsubgt;0/subgt;的列依序進行合并，且合并后的列的高度不大于Hsubgt;0/subgt;；以及移除空的列，并輸出N個邏輯單元在芯片上的初始坐標以及可布局的列；基于模擬退火布局框架對初始布局進行擾動和優化。

技術領域

本發明涉及超導電路領域，尤其涉及一種用于雙時鐘架構的超導RSFQ電路布局方法。

背景技術

超導單磁通量子(Single?Flux?Quantum,SFQ)電路技術被ITRS列為極具前景的下一代集成電路技術。超導快速單磁通量子(Rapid?Single?Flux?Quantum,RSFQ)電路是SFQ電路的一種，具有超高速度和超低功耗的優點。研究證實，用亞微米約瑟夫森結(JosephsonJunction,JJ)技術制造的簡單RSFQ電路最高可以工作在770GHz的頻率，這種高速是半導體集成電路所難以企及的。而且，在相同工藝條件下，RSFQ電路中邏輯門延遲和位操作功耗都比對應的半導體電路低兩個數量級。

RSFQ電路中最基本的器件是由JJ構成的超導環，JJ是開關元件。與CMOS電路不同，RSFQ電路的存儲部件是電感而不是電容。超導環中的磁通量子化為Φ＝n*Φ₀，其中Φ₀＝2.07×10^-15Wb。信息以磁通量子的形式存儲，以SFQ電壓脈沖的形式傳輸。脈沖存在表示邏輯“1”，不存在表示邏輯“0”。與CMOS電路不同，在RSFQ邏輯電路中，幾乎所有的邏輯單元都需要時鐘驅動，以將存儲的磁通量子傳播到輸出端。由于一個RSFQ邏輯門可以看成是一級流水，為此RSFQ電路是完全門級流水的電路，而邏輯深度是指帶時鐘邏輯門的級數。

為充分發揮RSFQ器件的超高頻(幾十甚至幾百GHz)優勢，研究人員提出了適用于RSFQ電路的時鐘機制，包括時鐘跟隨數據(clock-follow-data?clocking)、零偏差時鐘(zero-skew?clocking)、并發時鐘(concurrent-flow?clocking)。其中零偏差時鐘是半導體電路中采用的時鐘機制，而并發時鐘，即時鐘和數據沿相同方向流動，是能夠獲得最高的電路頻率的時鐘機制。

為保證RSFQ邏輯門的功能正確，其所有輸入端所連接的邏輯門的邏輯深度應相同，該約束稱為路徑平衡。若扇入門的邏輯深度不同，則應在具有較小邏輯深度的扇入門的輸出端插入觸發器(D-Flip-Flops，DFF)。因此，RSFQ電路的傳統設計方法是通過插入大量的觸發器來保證電路的正確運行。最近，研究人員提出了使用快、慢時鐘信號來實現RSFQ電路的新架構，被稱為雙時鐘架構，具體請參見中國專利申請公開CN112116094A。在這種新架構中，通過雙時鐘來控制數據的流動，使得無需插入任何路徑平衡DFF就可以確保RSFQ電路的正確運行?？紤]到典型的RSFQ電路中插入的路徑平衡DFF的數量是普通邏輯門的數倍，因此這種新架構可以節省大量的電路面積和功耗成本。

一方面，雖然針對雙時鐘超導RSFQ電路的布局方法已經存在一些研究，但這些工作都是沿用半導體電路的零偏差時鐘，沒有考慮RSFQ電路的并發時鐘機制，使得布局后的電路工作頻率不夠高。另一方面，傳統超導RSFQ電路(即非雙時鐘架構的RSFQ電路)布局方法，沒有考慮雙時鐘架構中各個邏輯深度的單元數相差很大的電路特點，使得布局后的電路面積開銷大。因此現有的布局方法均不適用于雙時鐘架構超導RSFQ電路。

發明內容

基于現有技術的上述缺陷，本發明提供一種用于雙時鐘架構的超導RSFQ電路的布局方法，所述電路中除輸入IO以及輸出IO之外的邏輯單元總數為N，布局所述電路的芯片的寬高比為α，