[發(fā)明專利]一種低功耗、低版圖面積的SAR ADC

在審

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• 申請日: 2021-04-21
• 公開（公告）號: CN113193870A
• 公開（公告）日: 2021-07-30
• 發(fā)明（設(shè)計）人: 戈益堅
• 申請（專利權(quán)）人: 江蘇信息職業(yè)技術(shù)學(xué)院
• 主分類號: H03M1/06
• 分類號: H03M1/06;H03M1/46
• 代理公司: 無錫華源專利商標(biāo)事務(wù)所(普通合伙) 32228
• 代理人: 聶啟新

1.一種低功耗、低版圖面積的SAR ADC，其特征在于，包括同步時序發(fā)生器以及依次相連的采樣保持電路、新型電容DAC陣列、動態(tài)鎖存比較器、SAR控制邏輯電路，所述SAR控制邏輯電路的控制端連接所述新型電容DAC陣列的MOS開關(guān)，用于切換開關(guān)狀態(tài)，所述同步時序發(fā)生器用于給所述采樣保持電路、動態(tài)鎖存比較器和SAR控制邏輯電路提供時鐘信號；

在采樣時鐘階段，差分模擬輸入信號接入所述采樣保持電路的輸入端，經(jīng)所述采樣保持電路采樣后將差分模擬輸出信號傳送給所述新型電容DAC陣列進(jìn)行儲存，在轉(zhuǎn)換時鐘階段，所述動態(tài)鎖存比較器在時鐘信號的控制下依次對所述差分模擬輸出信號的電壓進(jìn)行比較并輸出比較結(jié)果，所述SAR控制邏輯電路輸出轉(zhuǎn)換結(jié)果，同時所述SAR控制邏輯電路根據(jù)所述比較結(jié)果實現(xiàn)對所述新型電容DAC陣列的電荷再分配。

2.根據(jù)權(quán)利要求1所述的低功耗、低版圖面積的SAR ADC，其特征在于，所述新型電容DAC陣列包括至少六個電容和六個MOS開關(guān)，分為上下兩列設(shè)置，每列所述電容的容值按照C、C、2C順序排列，兩列電容的上極板經(jīng)所述采樣保持電路分別接入差分模擬輸入信號，且還分別連接所述動態(tài)鎖存比較器的兩個輸入端，令距離所述動態(tài)鎖存比較器的反相輸入端最遠(yuǎn)的電容作為第一低位電容，距離所述動態(tài)鎖存比較器的同相輸入端最遠(yuǎn)的電容作為第二低位電容，所述第一低位電容和第二低位電容均采用dummy電容，所述第一低位電容的下極板固定連接共模電平，其余電容的下極板對應(yīng)連接所述MOS開關(guān)的共端，所述MOS開關(guān)的其余三個選擇端分別對應(yīng)連接參考電平、共模電平和地端，除了所述第一低位電容，其余電容經(jīng)所述SAR控制邏輯電路的控制在三種不同的電平之間切換。

3.根據(jù)權(quán)利要求2所述的低功耗、低版圖面積的SAR ADC，其特征在于，當(dāng)增加所述SARADC的轉(zhuǎn)換位數(shù)時，所述電容和MOS開關(guān)也成對增加，所述電容的容值按照C、C、2C、4C……、2^n-3C順序排列，其中n為轉(zhuǎn)換位數(shù)，且n≤12。

4.根據(jù)權(quán)利要求3所述的低功耗、低版圖面積的SAR ADC，其特征在于，在采樣階段，所有電容的下極板連接所述共模電平，第一差分模擬輸入信號V_IP經(jīng)上列電容的上極板采樣后連接所述動態(tài)鎖存比較器的同相輸入端，第二差分模擬輸入信號V_IN經(jīng)下列電容的上極板采樣后連接所述動態(tài)鎖存比較器的反相輸入端，在所述動態(tài)鎖存比較器的前n-1次比較過程中，若V_IPV_IN，令距離所述動態(tài)鎖存比較器的反相輸入端最近的電容作為第一最高位電容，距離所述動態(tài)鎖存比較器的同相輸入端最近的電容作為第二最高位電容，則控制所述第二最高位電容對應(yīng)的MOS開關(guān)使其接地端，控制所述第一最高位電容對應(yīng)的MOS開關(guān)使其接參考電平，同時所述SAR控制邏輯電路輸出MSB＝1，其中MSB表示輸出的數(shù)字信號的最高位；反之，則所述第二最高位電容接參考電平，所述第一最高位電容接地端，同時所述SAR控制邏輯電路輸出MSB＝0；

在最后一次比較時，若V_IPV_IN，則控制所述第二最低位電容對應(yīng)的MOS開關(guān)使其接地端，所述第一最低位電容保持不變，同時所述SAR控制邏輯電路輸出LSB＝1，其中LSB表示輸出的數(shù)字信號的最低位；反之，則所述第二最低位電容接參考電平，所述第一最低位電容保持不變，同時所述SAR控制邏輯電路輸出LSB＝0。