[發明專利]加擾時鐘產生電路

在審

• 申請號: 202110423163.0
• 申請日: 2021-04-20
• 公開（公告）號: CN113111395A
• 公開（公告）日: 2021-07-13
• 發明（設計）人: 江國范;孫向向
• 申請（專利權）人: 青芯半導體科技（上海）有限公司
• 主分類號: G06F21/76
• 分類號: G06F21/76;G06F7/58;G06F30/32
• 代理公司: 上海智晟知識產權代理事務所(特殊普通合伙) 31313
• 代理人: 張東梅

本發明提供了一種加擾時鐘產生電路，包括：偽隨機數發生器，被配置為根據由原始時鐘生成的原始時鐘信號產生偽隨機數；加擾使能產生器，被配置為根據原始時鐘信號和偽隨機數生成使能信號；以及最終輸出時鐘，被配置為根據使能信號將原始時鐘信號作為最終時鐘信號輸出。

技術領域

本發明涉及集成電路技術領域，特別涉及一種加擾時鐘產生電路。

背景技術

近年來，隨著云計算、物聯網、移動計算等技術的發展和應用領域的不斷擴展，現代信息技術在社會生活中的引領作用越來越突出。與此同時，對信息安全的需求越來越強。在金融銀行卡、社保卡、計算機安全啟動芯片、車載MCU等越來越多的領域，需要對芯片做復雜的安全測試。高安全芯片不僅需要較塊的響應速度，還需要抗擊各種攻擊，尤其是能量攻擊。

能量攻擊，又稱為功耗攻擊，是旁路攻擊的一種。它利用了密碼設備的功耗和密碼算法之間的相關性，通過多次測量密碼設備的功耗然后進行統計分析，進而獲得密鑰信息。

掩碼方法是抗能量攻擊比較常用的方法，通過對加密操作的中間值進行掩蓋的方法使得攻擊變得困難。但是掩碼方法需要既有加密算法做重大的修改，硬件開銷很大。

時鐘加擾是另一種抗攻擊方法。隨機加擾處理后的時鐘信號呈隨機變化，從而使得安全芯片內部的電流曲線不再是規則變化，而是隨機變化，從而提升攻擊難度，提高了安全芯片的抗攻擊性能。

中國發明專利CN105894079B提出了一種基于相位延時單元的時鐘加擾電路。該方法需要設計包括多個延時擋位的延時單元。此類定制電路設計的硬件開銷較大，且無法精確控制加擾時鐘帶來的性能開銷。

發明內容

本發明的目的在于提供一種新穎的加擾時鐘產生電路，該電路能夠通過數字電路設計方法實現可精確控制性能損失開銷的加擾時鐘。

為解決上述技術問題，本發明提供一種加擾時鐘產生電路，包括：

偽隨機數發生器，被配置為根據由原始時鐘生成的原始時鐘信號產生偽隨機數；

加擾使能產生器，被配置為根據原始時鐘信號和偽隨機數生成使能信號；以及

最終輸出時鐘，被配置為根據使能信號將原始時鐘信號作為最終時鐘信號輸出。

可選的，在所述的加擾時鐘產生電路中，偽隨機數發生器根據原始時鐘信號產生偽隨機數包括：

所述偽隨機數發生器產生串行的偽隨機二進制序列，在偽隨機二進制序列2^31-1的周期長度內，0和1隨機出現。

可選的，在所述的加擾時鐘產生電路中，所述偽隨機數發生器基于PRBS31＝X31+X28+1碼型，所述偽隨機數發生器包括32個延時單元，延時單元包括D觸發器；

第1個延時單元的輸出信號、第29個延時單元的輸出信號及第32個延時單元的輸出信號通過兩個異或門產生偽隨機二進制序列；

偽隨機二進制序列反饋至第1個延時單元的輸入端，以進行循環移位。

可選的，在所述的加擾時鐘產生電路中，所述原始時鐘信號由鎖相環或晶體振蕩器產生，原始時鐘信號的一個時鐘周期內，包含高電平有效時間和低電平有效時間，高電平有效時間占據整個時鐘周期的比例為50％。

可選的，在所述的加擾時鐘產生電路中，所述加擾使能產生器包括：

計數器，被配置為產生計數值，并判斷計數值是否等于設置值，若是則輸出等于1的計數信號，否則輸出等于0的計數信號；

與門電路，被配置為將計數信號與偽隨機數進行相與運算，以產生使能信號，若計數信號與偽隨機數均為1，則使能信號為1，否則使能信號為0。