[發明專利]加擾時鐘產生電路

在審

• 申請號: 202110423163.0
• 申請日: 2021-04-20
• 公開（公告）號: CN113111395A
• 公開（公告）日: 2021-07-13
• 發明（設計）人: 江國范;孫向向
• 申請（專利權）人: 青芯半導體科技（上海）有限公司
• 主分類號: G06F21/76
• 分類號: G06F21/76;G06F7/58;G06F30/32
• 代理公司: 上海智晟知識產權代理事務所(特殊普通合伙) 31313
• 代理人: 張東梅

1.一種加擾時鐘產生電路，其特征在于，包括：

偽隨機數發生器，被配置為根據由原始時鐘生成的原始時鐘信號產生偽隨機數；

加擾使能產生器，被配置為根據原始時鐘信號和偽隨機數生成使能信號；以及

最終輸出時鐘，被配置為根據使能信號將原始時鐘信號作為最終時鐘信號輸出。

2.如權利要求1所述的加擾時鐘產生電路，其特征在于，偽隨機數發生器根據原始時鐘信號產生偽隨機數包括：

所述偽隨機數發生器產生串行的偽隨機二進制序列，在偽隨機二進制序列2^31-1的周期長度內，0和1隨機出現。

3.如權利要求2所述的加擾時鐘產生電路，其特征在于，所述偽隨機數發生器基于PRBS31＝X31+X28+1碼型，所述偽隨機數發生器包括32個延時單元，延時單元包括D觸發器；

第1個延時單元的輸出信號、第29個延時單元的輸出信號及第32個延時單元的輸出信號通過兩個異或門產生偽隨機二進制序列；

偽隨機二進制序列反饋至第1個延時單元的輸入端，以進行循環移位。

4.如權利要求1所述的加擾時鐘產生電路，其特征在于，所述原始時鐘信號由鎖相環或晶體振蕩器產生，原始時鐘信號的一個時鐘周期內，包含高電平有效時間和低電平有效時間，高電平有效時間占據整個時鐘周期的比例為50％。

5.如權利要求1所述的加擾時鐘產生電路，其特征在于，所述加擾使能產生器包括：

計數器，被配置為產生計數值，并判斷計數值是否等于設置值，若是則輸出等于1的計數信號，否則輸出等于0的計數信號；

與門電路，被配置為將計數信號與偽隨機數進行相與運算，以產生使能信號，若計數信號與偽隨機數均為1，則使能信號為1，否則使能信號為0。

6.如權利要求5所述的加擾時鐘產生電路，其特征在于，加擾使能產生器包括第一加擾電路，所述第一加擾電路包括：

模二計數器，被配置為遇到原始時鐘信號的上升沿則進行一次跳變，以輸出0和1交替循環出現的第一序列信號，第一序列信號等于1時則計數信號為1，否則計數信號為0；

第一與門，被配置為將模二計數器產生的計數信號與偽隨機數進行相與運算。

7.如權利要求6述的加擾時鐘產生電路，其特征在于，加擾使能產生器還包括第二加擾電路，所述第二加擾電路包括：

模四計數器，被配置為遇到原始時鐘信號的上升沿則進行一次跳變，以輸出0、1、2、3交替循環出現的第二序列信號；

判斷電路，被配置為檢測到第二序列信號等于3時，使得計數信號為1，否則使得計數信號為0；

第二與門，被配置為將判斷電路產生的計數信號與偽隨機數進行相與運算。

8.如權利要求7所述的加擾時鐘產生電路，其特征在于，還包括：

反相器，被配置為將使能信號進行反相；

第一與門輸出的高電平有效時間占據整個時鐘周期的比例為25％，第二與門輸出的高電平有效時間占據整個時鐘周期的比例為12.5％。

9.如權利要求8所述的加擾時鐘產生電路，其特征在于，還包括：

模式選擇器，被配置為選擇第一與門輸出的使能信號提供至反相器，或選擇第二與門輸出的使能信號提供至反相器。

10.如權利要求1所述的加擾時鐘產生電路，其特征在于，原始時鐘連接至異步總線橋、系統總線、CPU、DMA及片上存儲器，以將所述原始時鐘信號提供至異步總線橋、系統總線、CPU、DMA及片上存儲器；

最終輸出時鐘與異步總線橋和安全子系統連接，以將最終時鐘信號提供至異步總線橋和安全子系統；

所述安全子系統包括加解密模塊，通過異步總線橋與系統總線通信；

所述安全子系統按照最終時鐘信號工作在加擾時鐘域，以提升抗擊能量攻擊能力；

所述系統總線、CPU、DMA及片上存儲器按照原始時鐘信號工作在非加擾時鐘域；

所述異步總線橋根據非加擾時鐘域與加擾時鐘域的數據通信。