[發(fā)明專利]一種延遲可配置的異步FIFO電路

有效

• 申請?zhí)枺?/td>: 202110420079.3
• 申請日: 2021-04-19
• 公開（公告）號: CN113110821B
• 公開（公告）日: 2022-02-01
• 發(fā)明（設(shè)計）人: 薛顏;萬書芹;陳婷婷;邵杰;王俊杰;蔡國文;任鳳霞;盛煒
• 申請（專利權(quán)）人: 中國電子科技集團公司第五十八研究所
• 主分類號: G06F5/10
• 分類號: G06F5/10
• 代理公司: 無錫派爾特知識產(chǎn)權(quán)代理事務(wù)所(普通合伙) 32340
• 代理人: 楊立秋

本發(fā)明公開一種延遲可配置的異步FIFO電路，屬于集成電路領(lǐng)域，包含整數(shù)延遲和小數(shù)延遲。由數(shù)字上變頻的插值倍數(shù)決定FIFO小數(shù)延遲的最大允許值，由FIFO存儲單元數(shù)量決定FIFO整數(shù)延遲的最大允許值。根據(jù)與讀時鐘同頻，且相位之間固定偏移為DAC時鐘周期的采樣時鐘作為標(biāo)尺，判斷讀寫時鐘相位關(guān)系，來獲取FIFO小數(shù)延遲，其最小單位為輸入數(shù)據(jù)周期除以插值比。通過比較讀寫指針之間的狀態(tài)差，來獲取FIFO整數(shù)延遲，其最小單位為寫時鐘周期。在此基礎(chǔ)上，對FIFO的延遲進行配置以達(dá)到目標(biāo)時序余量。本發(fā)明中可設(shè)置不同的FIFO延遲值，來配置數(shù)據(jù)的延遲適用不同的應(yīng)用環(huán)境需求。配置范圍為1個DAC時鐘周期～(2n?1)個寫時鐘周期+(m?1)個DAC時鐘周期。m，n根據(jù)具體的設(shè)計需求取值。

技術(shù)領(lǐng)域

本發(fā)明涉及集成電路技術(shù)領(lǐng)域，特別涉及應(yīng)用于數(shù)字上變頻系統(tǒng)中的一種延遲可配置的異步FIFO電路。

背景技術(shù)

數(shù)字上變頻技術(shù)是一種將基帶的信號搬移到某一中頻信號，通過數(shù)字模擬轉(zhuǎn)換器將其轉(zhuǎn)換成模擬信號輸出，用以提高數(shù)據(jù)的采樣率的技術(shù)。采用該技術(shù)實現(xiàn)數(shù)字上變頻電路的特點為：可編程、跳頻快、分辨率高、調(diào)頻精度高等，因此成為當(dāng)今頻率合成技術(shù)中的主要技術(shù)之一，廣泛應(yīng)用于移動通訊，軍用和商用雷達(dá)系統(tǒng)等通訊領(lǐng)域。

數(shù)字上變頻電路在應(yīng)用中需要與FPGA，或其他電路之間進行信號的傳輸，在芯片設(shè)計中需要額外的接口電路，將高速信號轉(zhuǎn)換成低速的信號便于上變頻電路處理。而接口電路和數(shù)字上變頻電路的工作時鐘處于兩個不同的時鐘域，這兩個時鐘域往往并不同步，需要額外的時鐘同步電路來調(diào)整時序才能正確傳輸數(shù)據(jù)。異步FIFO結(jié)構(gòu)是常用的時鐘同步電路，但一般異步FIFO只能同步延遲量為FIFO深度以內(nèi)的寫時鐘周期的數(shù)據(jù)，而當(dāng)讀寫時鐘之間的偏差小于一個寫時鐘周期的時候無法同步，且同步延遲量設(shè)定后不可配置。對于數(shù)字上變頻電路，一般是將低頻信號制到高頻信號，DAC的時鐘往往要快于接口的時鐘，DAC時鐘周期與讀寫時鐘之間的相位偏差有相應(yīng)的倍數(shù)關(guān)系。

因此亟需一種延遲可配置異步FIFO電路，能夠同步至少一個DAC時鐘周期，至多與FIFO深度相同的寫時鐘周期的時序差異，同時也要適用于需要同步非固定延遲量的場合。

發(fā)明內(nèi)容

本發(fā)明的目的在于提供一種延遲可配置的異步FIFO電路，以解決背景技術(shù)中的問題。

為解決上述技術(shù)問題，本發(fā)明提供了一種延遲可配置的異步FIFO電路，包括存儲模塊、FIFO讀寫控制模塊、FIFO延遲計算模塊和FIFO延遲配置模塊；

所述存儲模塊根據(jù)控制信號的指示為數(shù)據(jù)提供相應(yīng)的存儲空間，當(dāng)寫入FIFO的速率和讀取FIFO的速率相同時，實時占用的存儲空間大小保持不變，在時鐘的有效沿到達(dá)時，向所述存儲模塊寫入或讀取一個單元的數(shù)據(jù)；

所述FIFO讀寫控制模塊用于產(chǎn)生FIFO的讀寫地址、讀寫指針及同步讀寫指針，同時產(chǎn)生FIFO滿空標(biāo)識反饋給系統(tǒng)，保證數(shù)據(jù)正確傳輸；

所述FIFO延遲計算模塊根據(jù)讀寫指針和外部FPGA提供的寫時鐘及所述異步FIFO電路本身提供的讀時鐘的相位關(guān)系，計算當(dāng)前FIFO延遲，并反饋當(dāng)前延遲值至寄存器由SPI讀出；

所述FIFO延遲配置模塊，由SPI可配置需要設(shè)置的延遲值，F(xiàn)IFO延遲配置模塊提取新配置的延遲值，與實時延遲值做比較，根據(jù)比較的結(jié)果進行調(diào)整，將FIFO的延遲配置到所設(shè)置的值。

可選的，所述存儲模塊為一個雙端RAM，F(xiàn)IFO深度為2ⁿ，共有2ⁿ個存儲單元，n為正整數(shù)；一個讀時鐘周期讀出兩個存儲單元數(shù)據(jù)，并將其分成奇偶兩路，所述異步FIFO電路的讀寫時鐘按外部電路要求頻率關(guān)系為：f_wclk＝2f_rclk，f_wclk為寫時鐘頻率，f_rclk為讀時鐘頻率，數(shù)據(jù)從一個通道寫入，兩個通道讀出。