[發明專利]半導體結構及制造多個半導體結構的方法

在審

• 申請號: 202110412031.8
• 申請日: 2021-04-16
• 公開（公告）號: CN113629048A
• 公開（公告）日: 2021-11-09
• 發明（設計）人: 陳文良;馬林
• 申請（專利權）人: 愛普科技股份有限公司
• 主分類號: H01L25/18
• 分類號: H01L25/18;H01L25/065;H01L23/48;H01L21/768;H01L21/98
• 代理公司: 北京威禾知識產權代理有限公司 11838
• 代理人: 王月玲

本揭露提供一種半導體結構。該半導體結構包含一第一混合鍵合結構、一存儲器結構及一控制電路結構。該第一混合鍵合結具有一第一表面以及一第二表面。該存儲器結構接觸該第一表面。該控制電路結構用于控制該存儲器結構。該電路控制結構是接觸該第二表面。本揭露亦提供一種系統級封裝結構及一種制造多個半導體結構的方法。

技術領域

本揭露是有關于一種半導體結構及制造多個半導體結構的方法，特別是所揭露的半導體結構具有透過晶圓堆疊技術而與邏輯結構整合為一的存儲器結構。

背景技術

奠基于高性能的前景，系統上晶片(system-on-chip,SOC)的實現已被極大地推展；SOC作為一種將DRAM陣列嵌入邏輯元件的結構，被認為是針對高速傳輸大量數據的較佳解決方案。然而，DRAM和邏輯元件的合并需要減少兩者制程的差異，舉例而言，對于SOC，邏輯元件和所嵌入的DRAM的設計規則兼容性，即至關重要。

協調邏輯元件和所嵌入的DRAM的兼容性的過程主要取決于數種不同的方法。例如，將存儲器電路整并入經高性能技術優化后的邏輯元件當中，或是將邏輯電路整并入經技術優化后的高密度低性能DRAM。任一種選擇都具有優缺點，通常將DRAM和邏輯元件合并至同一晶片可產生巨大的優勢，但這并不容易達成，而且整合的過程充滿挑戰性。也就是說，由于邏輯元件的制程和DRAM的制程在許多方面并不相容，因此針對這些半導體結構的整合，有必要提出新的方法來解決問題。

發明內容

本發明的一實施例是關于一種半導體結構，其包含：一第一混合鍵合結構，其具有一第一表面和一第二表面；一存儲器結構，其接觸該第一表面；及一控制電路結構，其用于控制該存儲器結構，并接觸該第二表面。

本發明的一實施例是關于一種系統級封裝結構，其包含：一第一半導體結構，其具有一第一臨界尺寸；一第二半導體結構，其與該第一半導體結構相堆疊，其具有一第二臨界尺寸且經一混合鍵合界面而與該第一半導體結構相接觸；及一基板，其經一第一導電凸塊而電性連接于該第一半導體結構及該第二半導體結構；其中，該第一臨界尺寸不同于該第二臨界尺寸。

本發明的一實施例是關于一種制造多個半導體結構的方法，該方法包含：形成一第一混合鍵合層于具有多個第一存儲器結構的一第一晶圓上；形成一第二混合鍵合層于具有多個控制電路結構的一第二晶圓上；經由一第一混合鍵合步驟而鍵合該第一晶圓及該第二晶圓，以連接該第一混合鍵合層及該第二混合鍵合層，因此取得一第一鍵合晶圓；及至少將該第一晶圓、該第二晶圓、該第一混合鍵合層及該第二混合鍵合層單體化而取得多個半導體結構。

附圖說明

當結合附圖閱讀時，從以下詳細描述最佳理解本揭露的態樣。應注意，根據產業中的標準實踐，各種結構未按比例繪制。事實上，為了清楚論述可任意增大或減小各種結構的尺寸。

圖1A說明根據本揭露的半導體結構的一些實施例的剖視圖。

圖1B說明半導體結構或半導體晶圓的正面及背面的定義。

圖2說明根據本揭露的半導體結構的一些實施例的剖視圖。

圖3說明根據本揭露的半導體結構的一些實施例的剖視圖。

圖4A至圖4J說明根據本揭露的形成半導體結構的一些實施例的剖視圖。

圖5A至圖5B說明根據本揭露的形成半導體結構的一些實施例的剖視圖。

圖6A至圖6B說明根據本揭露的形成半導體結構的一些實施例的剖視圖。

圖7說明根據本揭露的半導體結構的一些實施例的剖視圖。

圖8說明根據本揭露的半導體結構的一些實施例的剖視圖。

圖9A至圖9B說明根據本揭露的形成半導體結構的一些實施例的剖視圖。

圖10說明根據本揭露的半導體結構的一些實施例的剖視圖。