[發明專利]集成電路及其形成方法

有效

• 申請號: 202110407791.X
• 申請日: 2021-04-15
• 公開（公告）號: CN113206080B
• 公開（公告）日: 2023-07-21
• 發明（設計）人: 彭士瑋;林威呈;莊正吉;曾健庭
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L27/088
• 分類號: H01L27/088;H01L27/092;H01L21/8234;H01L21/8238
• 代理公司: 北京德恒律治知識產權代理有限公司 11409
• 代理人: 章社杲;李偉

集成電路包括具有前側和背側的條結構。柵極結構位于條結構的前側上。該集成電路包括位于條結構的前側之上的多個溝道層，其中多個溝道層中的每個包圍在柵極結構內。隔離結構圍繞條結構。集成電路包括位于隔離結構中的背側通孔。外延結構位于條結構的前側上。集成電路包括位于外延結構上方的接觸件。接觸件具有位于外延結構的第一側上的第一部分。接觸件的第一部分延伸至隔離結構中并且接觸背側通孔。該集成電路包括位于條結構的背側上并且接觸背側通孔的背側電源軌。本發明的實施例還涉及集成電路的形成方法。

技術領域

本發明的實施例涉及集成電路及其形成方法。

背景技術

半導體集成電路(IC)工業經歷了快速的增長。IC材料和設計的技術進步已經產生了多代IC。每一代電路都具有比上一代更小和更復雜的電路。然而，這些進步增加了處理和制造IC的復雜性。

在IC發展的過程中，功能密度(即，每個芯片區域的互連器件的數量)通常已經增加，而幾何尺寸(即，可以使用制造工藝創建的最小組件(或線))已經減小。這種按比例縮小工藝通常通過提高生產效率和降低相關成本來提供收益。

然而，由于部件尺寸不斷減小，因此制造工藝不斷變得更加難以執行。因此，形成尺寸越來越小的可靠的半導體器件變得更具挑戰性。

發明內容

本發明的實施例提供了一種集成電路，包括：條結構，具有前側和背側；柵極結構，位于所述條結構的所述前側上；多個溝道層，位于所述條結構的所述前側之上，其中，所述多個溝道層中的每個包圍在所述柵極結構內；隔離結構，圍繞所述條結構；背側通孔，位于所述隔離結構中；外延結構，位于所述條結構的所述前側上；接觸件，位于所述外延結構上方，其中，所述接觸件具有位于所述外延結構的第一側上的第一部分，并且所述接觸件的所述第一部分延伸至所述隔離結構中并且接觸所述背側通孔；以及背側電源軌，位于所述條結構的所述背側上并且與所述背側通孔接觸。

本發明的另一實施例提供了一種集成電路，包括：第一條結構；第二條結構；隔離結構，位于所述第一條結構和所述第二條結構之間；背側通孔，位于所述隔離結構中；第一外延結構，位于所述第一條結構上方；第二外延結構，位于所述第二條結構上方；第一接觸件，位于所述第一外延結構上方，其中，所述第一接觸件的第一部分沿著所述第一外延結構的第一側壁延伸；以及第二接觸件，位于所述第二外延結構上方，其中，所述第一接觸件的所述第一部分的最底部位置位于所述第二接觸件的最底部位置下方。

本發明的又一實施例提供了一種形成集成電路的方法，包括：圖案化襯底以在所述襯底上方限定半導體條；在所述半導體條上方沉積介電襯墊；在所述介電襯墊上方沉積導電材料；蝕刻所述導電材料，其中，所述半導體條從蝕刻的導電材料突出；在所述導電材料和所述介電襯墊上方沉積介電材料；蝕刻所述介電材料和所述介電襯墊以限定隔離結構，所述隔離結構的頂面低于所述半導體條的頂面；在所述半導體條上方形成源極/漏極外延結構；形成圍繞所述源極/漏極外延結構的介電層；在所述源極/漏極外延結構和所述介電層上方形成層間介電層；蝕刻所述層間介電層、所述介電層和所述隔離結構，以限定暴露所述導電材料的開口；以及在所述開口中形成源極/漏極接觸件。

附圖說明

當結合附圖進行閱讀時，從以下詳細描述可最佳理解本發明的各方面。應該注意，根據工業中的標準實踐，各個部件未按比例繪制。實際上，為了清楚的討論，各個部件的尺寸可以任意地增大或減小。

圖1A是根據本發明的一些實施例的集成電路的頂視圖，并且圖1B至圖1D是根據本發明的一些實施例的集成電路的截面圖。

圖2A至圖29C是根據本發明的一些實施例的在制造集成電路的各個階段處的集成電路的截面圖。

圖30A和圖30B是根據本發明的一些實施例的制造集成電路的方法的流程圖。

圖31至圖40是根據本發明的一些實施例的在制造集成電路的各個階段處的集成電路的截面圖。