[發明專利]一種實現雙冗余的Flash的結構及方法

在審

• 申請號: 202110404509.2
• 申請日: 2021-04-15
• 公開（公告）號: CN113110862A
• 公開（公告）日: 2021-07-13
• 發明（設計）人: 郭建璞;韓威;薛廣營
• 申請（專利權）人: 山東英信計算機技術有限公司
• 主分類號: G06F8/654
• 分類號: G06F8/654;G06F11/18
• 代理公司: 濟南誠智商標專利事務所有限公司 37105
• 代理人: 黃曉燕

本申請一方面涉及一種實現雙冗余的Flash的結構，包括控制單元，其中，所述控制單元電性連接選擇模塊；所述控制單元控制所述選擇模塊連接基板管理控制器與主Flash或備用Flash，或者控制所述選擇模塊連接CPU與主Flash或者備用Flash；所述控制單元電性連接所述基板管理控制器和所述CPU。本申請另一方面涉及一種實現雙冗余的Flash的方法包括在進行BIOS加載過程中主Flash和備用Flash自動切換連接CPU；還包括BIOS無法加載時，通過所述基板管理控制器進行Flash升級過程中，主Flash和備用Flash自動切換連接基板管理控制器。本申請可以實現CPU或基板管理控制器進行Flash升級，在兩個Flash都無法加載BIOS時，CPU無法工作，可以通過所述基板管理控制器遠程升級，使BIOS更易維護，可靠性更高。

技術領域

本申請涉及Flash設計領域，尤其涉及一種實現雙冗余的Flash的結構及方法。

背景技術

CPU是計算機設備的核心組成部分，CPU在啟動時，需要從Flash中加載BIOS；現有技術中，為了保證能夠穩定可靠的加載BIOS成功，一般對Flash進行冗余設計，設置一個主Flash和一個備用Flash；當無法從主Flash加載到BIOS時，自動切換到另一個來進行。

現有技術中，已有的實現切換的方法是通過CPLD控制CPU復位和主Flash和備用Flash的選擇，當從主Flash加載BIOS失敗后，由CPLD將備用Flash選中，并向CPU輸出復位信號，實現CPU從備用Flash加載BIOS啟動，且在CPU工作時，完成對Flash的固件更新，然而現有技術中，當兩個Flash都不能加載BIOS，造成固件更新失敗的情況，當缺乏必要更新內容時，可能導致CPU無法正常加載BIOS，CPU無法工作的問題。

發明內容

為了解決上述技術問題或者至少部分地解決上述技術問題，本申請提供了一種實現雙冗余的Flash的結構及方法。

一方面，本申請提供了一種實現雙冗余的Flash的結構，包括控制單元，其中，

所述控制單元電性連接選擇模塊；

所述控制單元控制所述選擇模塊連接基板管理控制器與主Flash或備用Flash，或者控制所述選擇模塊連接CPU與主Flash或者備用Flash；

所述控制單元電性連接所述基板管理控制器和所述CPU。

更進一步地，所述選擇模塊包括高速多路復用器和單極雙擲模擬開關，所述控制單元電性連接所述高速多路復用器和單極雙擲模擬開關的選擇端口。

更進一步地，所述高速多路復用器分別電性連接所述基板管理控制器和CPU的數據傳輸端口，所述高速多路復用器電性連接主Flash和備用Flash的數據傳輸端口；

所述高速多路復用器分別電性連接所述基板管理控制器和CPU的片選端口，所述高速多路復用器電性連接所述單極雙擲模擬開關的輸入端口，所述單極雙擲模擬開關的輸出端口分別連接所述主Flash和備用Flash的片選端口。

更進一步地，所述數據傳輸端口為SPI總線端口中的MISO端口、MOSI端口以及CLK端口。

更進一步地，所述控制單元通過總線分別電性連接所述基板管理控制器和所述CPU，所述控制單元還通過GPIO電性連接與所述CPU。

另一方面，本申請還提供一種實現雙冗余的Flash的方法，包括

1)初始化控制單元，使得所述控制單元控制高速多路復用器和單極雙擲模擬開關連接CPU與主Flash；

2)所述CPU加載BIOS，并根據從主Flash的加載是否成功向所述控制單元發送指示信息；