[發明專利]半導體器件及其形成方法

有效

• 申請號: 202110396853.1
• 申請日: 2021-04-13
• 公開（公告）號: CN113130495B
• 公開（公告）日: 2023-05-19
• 發明（設計）人: 詹益旺;李甫哲;林剛毅;劉安淇;童宇誠;蔡佩庭
• 申請（專利權）人: 福建省晉華集成電路有限公司
• 主分類號: H10B12/00
• 分類號: H10B12/00;H01L21/768
• 代理公司: 上海思捷知識產權代理有限公司 31295
• 代理人: 鄭星

本發明提供了一種半導體器件及其形成方法中，位線結構及節點接觸結構位于襯底的存儲區且節點接觸結構排布在位線結構的兩側，柵極結構及接觸插塞位于襯底的外圍電路區且接觸插塞排布在柵極結構的兩側，隔離層覆蓋位線結構、柵極結構、節點接觸結構及接觸插塞的頂部以電性隔離相鄰的節點接觸結構及相鄰的接觸插塞，由于外圍電路區的隔離層的厚度大于存儲區的隔離層的厚度，后續在刻蝕外圍電路區的隔離層形成暴露出接觸插塞的溝槽時，在不改變刻蝕方法的情況下，溝槽更容易與接觸插塞對準，從而使得在溝槽中形成的導電插塞不會與接觸插塞發生偏移，擴寬了工藝窗口，提升了器件的性能和可靠性，且能夠省略一些制備步驟。

技術領域

本發明涉及半導體技術領域，尤其涉及一種半導體器件及其形成方法。

背景技術

隨著各種電子產品朝小型化發展的趨勢，動態隨機存取存儲器(Dynamic?RandomAccess?Memory，DRAM)單元的設計也必須符合高集成度及高密度的要求。對于一具備凹入式柵極結構的DRAM單元而言，由于其可以在相同的半導體基底內獲得更長的載流子通道長度，以減少電容結構的漏電情形產生，因此在目前主流發展趨勢下，其已逐漸取代僅具備平面柵極結構的DRAM單元。

一般來說，具備凹入式柵極結構的DRAM單元會包含存儲陣列以及外圍電路，存儲陣列以及外圍電路通常同步制備。然而，受限于制作工藝技術之故，現有具備凹入式柵極結構的DRAM單元仍存在有許多缺陷，還待進一步改良并有效提升相關存儲器的效能及可靠度。

發明內容

本發明的目的在于提供一種半導體器件及其形成方法，以解決現有的電容結構容易被外界侵擾，壽命低和可靠性的問題。

為了達到上述目的，本發明提供了一種半導體器件，包括：襯底及位于所述襯底上的位線結構、柵極結構、節點接觸結構、接觸插塞及隔離層，其中：

所述襯底具有存儲區及外圍電路區，所述位線結構及所述節點接觸結構位于所述存儲區，且所述節點接觸結構排布在所述位線結構的兩側，所述柵極結構及所述接觸插塞位于所述外圍電路區，且所述接觸插塞排布在所述柵極結構的兩側；以及，

所述隔離層覆蓋所述位線結構、柵極結構、節點接觸結構及接觸插塞的頂部，以電性隔離相鄰的所述節點接觸結構及相鄰的接觸插塞，且所述外圍電路區的隔離層的厚度大于所述存儲區的隔離層的厚度。

可選的，所述外圍電路區的隔離層的厚度大于所述存儲區的隔離層的厚度的兩倍。

可選的，所述外圍電路區的隔離層及所述存儲區的隔離層的頂部均呈現波浪狀。

可選的，所述存儲區的隔離層的頂部的波浪的波底低于所述節點接觸結構的頂部。

可選的，所述外圍電路區的隔離層的頂部高于所述存儲區的隔離層的頂部。

可選的，所述接觸插塞頂部覆蓋所述隔離層的厚度大于所述節點接觸結構頂部覆蓋的隔離層的厚度的三倍。

可選的，所述節點接觸結構的頂部高于所述位線結構的頂部，相鄰的所述節點接觸結構之間的區域構成第一開口，所述接觸插塞的頂部高于所述柵極結構的頂部，相鄰的所述接觸插塞之間的區域構成第二開口，所述第二開口沿垂直于厚度方向上的截面寬度大于所述第一開口沿垂直于厚度方向上的截面寬度。

可選的，所述第一開口的至少部分深度被所述隔離層填充，所述第二開口的內壁被所述隔離層覆蓋。

可選的，所述半導體器件還包括電容結構及層間介質層，所述電容結構位于所述存儲區且位于所述隔離層上，所述電容結構的下電極電性連接所述節點接觸結構，所述層間介質層覆蓋所述電容結構及所述外圍電路區的隔離層。

可選的，所述電容結構的金屬氧化物層的底部低于所述接觸插塞的頂部。

可選的，所述電容結構的金屬氧化物層至少由兩層不同材料層構成。