[發明專利]半導體器件及其形成方法

有效

• 申請號: 202110396853.1
• 申請日: 2021-04-13
• 公開（公告）號: CN113130495B
• 公開（公告）日: 2023-05-19
• 發明（設計）人: 詹益旺;李甫哲;林剛毅;劉安淇;童宇誠;蔡佩庭
• 申請（專利權）人: 福建省晉華集成電路有限公司
• 主分類號: H10B12/00
• 分類號: H10B12/00;H01L21/768
• 代理公司: 上海思捷知識產權代理有限公司 31295
• 代理人: 鄭星

1.一種半導體器件，其特征在于，包括：襯底及位于所述襯底上的位線結構、柵極結構、節點接觸結構、接觸插塞及隔離層，所述襯底中形成有淺溝槽隔離結構，其中：

所述襯底具有存儲區及外圍電路區，所述位線結構及所述節點接觸結構位于所述存儲區，且所述節點接觸結構排布在所述位線結構的兩側，所述柵極結構及所述接觸插塞位于所述外圍電路區，且所述接觸插塞排布在所述柵極結構的兩側；以及，

所述隔離層覆蓋所述位線結構、柵極結構、節點接觸結構及接觸插塞的頂部，以電性隔離相鄰的所述節點接觸結構及相鄰的接觸插塞，且所述外圍電路區的隔離層的厚度大于所述存儲區的隔離層的厚度。

2.如權利要求1所述的半導體器件，其特征在于，所述外圍電路區的隔離層的厚度至少大于所述存儲區的隔離層的厚度的兩倍。

3.如權利要求1或2所述的半導體器件，其特征在于，所述外圍電路區的隔離層及所述存儲區的隔離層的頂部均呈波浪狀。

4.如權利要求3所述的半導體器件，其特征在于，所述存儲區的隔離層的頂部的波浪的波底低于所述節點接觸結構的頂部。

5.如權利要求1或2所述的半導體器件，其特征在于，所述外圍電路區的隔離層的頂部高于所述存儲區的隔離層的頂部。

6.如權利要求5所述的半導體器件，其特征在于，所述接觸插塞頂部覆蓋所述隔離層的厚度大于所述節點接觸結構頂部覆蓋的隔離層的厚度的三倍。

7.如權利要求1所述的半導體器件，其特征在于，所述節點接觸結構的頂部高于所述位線結構的頂部，相鄰的所述節點接觸結構之間的區域構成第一開口，所述接觸插塞的頂部高于所述柵極結構的頂部，相鄰的所述接觸插塞之間的區域構成第二開口，所述第二開口沿垂直于厚度方向上的截面寬度大于所述第一開口沿垂直于厚度方向上的截面寬度。

8.如權利要求7所述的半導體器件，其特征在于，所述第一開口的至少部分深度被所述隔離層填充，所述第二開口的內壁被所述隔離層覆蓋。

9.如權利要求1或7所述的半導體器件，其特征在于，所述半導體器件還包括電容結構及層間介質層，所述電容結構位于所述存儲區且位于所述隔離層上，所述電容結構的下電極電性連接所述節點接觸結構，所述層間介質層覆蓋所述電容結構及所述外圍電路區的隔離層。

10.如權利要求9所述的半導體器件，其特征在于，所述電容結構的金屬氧化物層的底部低于所述接觸插塞的頂部。

11.如權利要求9所述的半導體器件，其特征在于，所述電容結構的金屬氧化物層至少由兩層不同材料層構成。

12.如權利要求9所述的半導體器件，其特征在于，所述層間介質層中具有第一導電插塞及第二導電插塞，所述第一導電插塞及所述第二導電插塞分別位于所述存儲區及所述外圍電路區，所述第一導電插塞至少貫穿所述層間介質層并與對應的所述電容結構的上電極電性連接，所述第二導電插塞至少貫穿所述層間介質層及所述隔離層并與對應的所述接觸插塞電性連接。

13.如權利要求12所述的半導體器件，其特征在于，所述第二導電插塞位于所述隔離層中的部分在沿垂直于厚度方向上的截面寬度沿靠近所述襯底的方向逐漸減小。