[發(fā)明專利]一種用于LDPC譯碼器的高效交織器及交織方法

有效

• 申請?zhí)枺?/td>: 202110385774.0
• 申請日: 2021-04-11
• 公開（公告）號: CN113206674B
• 公開（公告）日: 2023-06-30
• 發(fā)明（設(shè)計(jì)）人: 肖澤龍;費(fèi)志偉;薛文;胡泰洋;邵曉浪;張晉宇;吳禮
• 申請（專利權(quán)）人: 南京理工大學(xué)
• 主分類號: H03M13/29
• 分類號: H03M13/29;H03M13/27
• 代理公司: 南京理工大學(xué)專利中心 32203
• 代理人: 陳鵬

本發(fā)明公開了一種用于LDPC譯碼器的高效交織器及交織方法，該交織器利用FPGA中的分布式RAM作為主要實(shí)現(xiàn)資源，通過讀寫地址控制和存儲(chǔ)結(jié)構(gòu)的設(shè)計(jì)，完成了傳統(tǒng)結(jié)構(gòu)中需要采用Benes網(wǎng)絡(luò)完成的p個(gè)節(jié)點(diǎn)換序讀出，處理后再原序回寫的功能，在滿足TDMP的LDPC譯碼器工作要求的同時(shí)，兼顧了資源與吞吐率需求。與傳統(tǒng)的交織器相比，本發(fā)明的交織器在保證讀寫效率的前提下大幅降低了資源消耗，提高了FPGA的資源利用率。

技術(shù)領(lǐng)域

本發(fā)明屬于信道編碼技術(shù)領(lǐng)域，特別是一種用于LDPC譯碼器的高效交織器及交織方法。

背景技術(shù)

LDPC碼是一種接近香農(nóng)極限的好碼，其譯碼方式主要有常規(guī)的TPMP(Tow?PhaseMessage?Passing)方式和TDMP(Turbo?Decoding?Message?Passing)方式。通常情況下TDMP方式譯碼收斂更快，即在相同的迭代次數(shù)下能夠獲得更好的性能，或者說在相同性能的前提下能夠更快的收斂，從而減少譯碼時(shí)間。一些特殊構(gòu)造的準(zhǔn)循環(huán)LDPC碼(Quasi-CyclicLDPC)，其結(jié)構(gòu)非常適用于TDMP方式進(jìn)行譯碼，相比傳統(tǒng)的TPMP方式，在保證譯碼性能的前提下TDMP可以有效提高譯碼器的吞吐率、降低譯碼延時(shí)，是一種有效的低延時(shí)譯碼方法。TDMP的譯碼過程類似于Turbo碼，可以認(rèn)為是由分量譯碼器和交織器組成。因此交織器這個(gè)功能模塊是譯碼器中非常重要的一部分，對譯碼器的資源消耗和吞吐率都會(huì)產(chǎn)生重大影響，這個(gè)部分的設(shè)計(jì)能否做到高效是能否設(shè)計(jì)出高效譯碼器的關(guān)鍵。

現(xiàn)有技術(shù)中為了保證譯碼過程能夠高速并行處理往往都是采用Benes網(wǎng)絡(luò)作為交織器(Benes網(wǎng)絡(luò)是一種可以任意交換輸入節(jié)點(diǎn)順序的網(wǎng)絡(luò))。這種結(jié)構(gòu)的交織器的好處是可以實(shí)現(xiàn)完全并行處理。缺點(diǎn)是當(dāng)碼長變長時(shí)消耗的資源程指數(shù)級上升。根據(jù)在FPGA平臺上的實(shí)際實(shí)現(xiàn)結(jié)果，實(shí)現(xiàn)一個(gè)8×8的Benes網(wǎng)絡(luò)即8個(gè)節(jié)點(diǎn)的交織器需要消耗邏輯單元數(shù)為896個(gè)，而一個(gè)64×64的Benes網(wǎng)絡(luò)則需消耗11264個(gè)邏輯單元，當(dāng)Benes網(wǎng)絡(luò)的規(guī)模較大時(shí)所需資源非常可觀，也就是說對于規(guī)模較大的Benes網(wǎng)絡(luò)在FPGA中是很難實(shí)現(xiàn)的。

發(fā)明內(nèi)容

本發(fā)明的目的在于提供一種用于LDPC譯碼器的高效交織器及交織方法。

實(shí)現(xiàn)本發(fā)明目的的技術(shù)解決方案為：一種用于LDPC譯碼器的高效交織器，包括；

讀寫地址發(fā)生器，用于產(chǎn)生對RAM塊組的寫入及讀出地址信號；

RAM塊組，由p塊獨(dú)立的雙口RAM塊組成，每塊雙口RAM由FPGA的分布式RAM生成，在讀出和寫入時(shí)采取不同的地址生成策略，完成數(shù)據(jù)交織；

p個(gè)消息循環(huán)移位器，由級聯(lián)的觸發(fā)器構(gòu)成，將數(shù)據(jù)并行寫入，并執(zhí)行移位操作。

一種用于LDPC譯碼器的高效交織方法，包括如下步驟：

將譯碼器輸入的信息序列按照RAM1地址0、RAM2地址0到RAMp地址0再到RAM1地址1的順序?qū)懭敫鲏KRAM中；

同時(shí)讀出p獨(dú)立RAM塊中的一個(gè)地址的數(shù)據(jù)；每個(gè)獨(dú)立RAM塊的相應(yīng)讀出地址按照校驗(yàn)矩陣中子矩陣非零元素的排列規(guī)律計(jì)算得到；

將并行讀出的p個(gè)數(shù)據(jù)送入p個(gè)消息循環(huán)移位器，進(jìn)行循環(huán)移位操作將送入的數(shù)據(jù)進(jìn)行順序調(diào)整，使得本次操作中第一行對應(yīng)的非零元素所對應(yīng)的信息值排在第一個(gè)；

將調(diào)整好順序的p個(gè)信息值進(jìn)行運(yùn)算，運(yùn)算結(jié)果為相互對應(yīng)的p個(gè)輸出結(jié)果，并將這p個(gè)結(jié)果按照讀出時(shí)的位置順序原位并行寫回p個(gè)獨(dú)立RAM塊中。

與現(xiàn)有技術(shù)相比，本發(fā)明的顯著優(yōu)點(diǎn)為：

(1)本發(fā)明采用存儲(chǔ)器替代Benes網(wǎng)絡(luò)作為交織器；

(2)提出了采用分布式存儲(chǔ)器作為主要實(shí)現(xiàn)資源，提高了資源利用率；