[發明專利]一種用于LDPC譯碼器的高效交織器及交織方法

有效

• 申請號: 202110385774.0
• 申請日: 2021-04-11
• 公開（公告）號: CN113206674B
• 公開（公告）日: 2023-06-30
• 發明（設計）人: 肖澤龍;費志偉;薛文;胡泰洋;邵曉浪;張晉宇;吳禮
• 申請（專利權）人: 南京理工大學
• 主分類號: H03M13/29
• 分類號: H03M13/29;H03M13/27
• 代理公司: 南京理工大學專利中心 32203
• 代理人: 陳鵬

1.一種用于LDPC譯碼器的高效交織器，其特征在于，包括；

讀寫地址發生器，用于產生對RAM塊組的寫入及讀出地址信號；

RAM塊組，由p塊獨立的雙口RAM塊組成，每塊雙口RAM由FPGA的分布式RAM生成，在讀出和寫入時采取不同的地址生成策略，完成數據交織；

p個消息循環移位器，由級聯的觸發器構成，將數據并行寫入，并執行移位操作；

對于并行度為p的情況，讀寫地址發生器需同時輸出p組讀寫信號，即由p個并行的讀地址發生器和p個并行的寫地址發生器組成，其中每個地址發生器均可以進行特定規律的地址發生；

每種LDPC碼對應一個校驗矩陣，校驗矩陣分割成一系列子矩陣，每個子矩陣維度相同；讀寫地址發生器按照校驗矩陣中每個子矩陣中非零元素的位置規律生成讀寫地址發生器的地址生成規則并通過計算產生相應地址輸出，每個非零子矩陣中非零元素的位置存儲于一個表中，由于校驗矩陣中每個非零矩陣都是單位置換陣，因此無需存儲所有非零元素的位置，只需要存儲一個偏移量；

所述p個消息循環移位器，首先通過讀寫接口將p個數據并行寫入D觸發器中，然后根據需要發送移位時鐘脈沖，每發送一個脈沖，移位寄存器中的數據進行一次右移。

2.根據權利要求1所述的用于LDPC譯碼器的高效交織器，其特征在于，每塊RAM的深度為z/p，其中z表示子矩陣的維度，p表示并行度。

3.根據權利要求1所述的用于LDPC譯碼器的高效交織器，其特征在于，每塊RAM的讀寫地址由讀寫地址發生器進行控制。

4.根據權利要求1所述的用于LDPC譯碼器的高效交織器，其特征在于，RAM塊組在寫入時按照順序寫入，讀出時按照校驗矩陣子矩陣中非零元素的排列順序讀出，單位置換陣的偏移量計算得到讀地址。