[發(fā)明專利]存儲(chǔ)器地址測(cè)試電路、方法、存儲(chǔ)器與電子設(shè)備

有效

• 申請(qǐng)?zhí)枺?/td>: 202110383149.2
• 申請(qǐng)日: 2021-04-09
• 公開(kāi)（公告）號(hào): CN112992251B
• 公開(kāi)（公告）日: 2022-05-17
• 發(fā)明（設(shè)計(jì)）人: 曹洪坤
• 申請(qǐng)（專利權(quán)）人: 長(zhǎng)鑫存儲(chǔ)技術(shù)有限公司
• 主分類號(hào): G11C29/12
• 分類號(hào): G11C29/12;G11C29/18
• 代理公司: 北京律智知識(shí)產(chǎn)權(quán)代理有限公司 11438
• 代理人: 孫寶海;袁禮君

1.一種存儲(chǔ)器地址測(cè)試電路，其特征在于，設(shè)置在存儲(chǔ)器中，包括：

第一鎖存器，輸入端連接行地址鎖存器的輸入端，使能端連接行選通信號(hào)，輸出端連接第一引腳組，所述第一引腳組用于連接處理器。

2.如權(quán)利要求1所述的存儲(chǔ)器地址測(cè)試電路，其特征在于，還包括：

第二鎖存器，輸入端連接列地址鎖存器的輸入端，使能端連接列選通信號(hào)，輸入端連接第二引腳組，所述第二引腳組用于連接處理器。

3.一種存儲(chǔ)器地址測(cè)試電路，其特征在于，設(shè)置在存儲(chǔ)器中，包括：

第三鎖存器，輸入端連接行譯碼器的輸出端，使能端連接行選通信號(hào)，輸出端連接第一引腳組，所述第一引腳組用于連接處理器。

4.如權(quán)利要求3所述的存儲(chǔ)器地址測(cè)試電路，其特征在于，還包括：

第四鎖存器，輸入端連接列譯碼器的輸出端，使能端連接列選通信號(hào)，輸入端連接第二引腳組，所述第二引腳組用于連接處理器。

5.一種存儲(chǔ)器地址測(cè)試方法，其特征在于，應(yīng)用于存儲(chǔ)器地址測(cè)試電路，所述存儲(chǔ)器地址測(cè)試電路設(shè)置在待測(cè)存儲(chǔ)器內(nèi)，包括第一鎖存器，所述第一鎖存器的輸入端連接所述待測(cè)存儲(chǔ)器的行譯碼器的輸入端，所述方法包括：

對(duì)待測(cè)存儲(chǔ)器輸入地址測(cè)試指令，所述地址測(cè)試指令用于對(duì)所述待測(cè)存儲(chǔ)器的目標(biāo)存儲(chǔ)單元進(jìn)行讀或?qū)懖僮?，所述地址測(cè)試指令至少包括所述目標(biāo)存儲(chǔ)單元的邏輯地址的第一地址信息；

讀取所述第一鎖存器的輸出端以得到第二地址信息；

根據(jù)所述第二地址信息以及所述待測(cè)存儲(chǔ)器的行譯碼邏輯獲取第三地址信息；

記錄所述第一地址信息與所述第三地址信息的對(duì)應(yīng)關(guān)系。

6.如權(quán)利要求5所述的存儲(chǔ)器地址測(cè)試方法，其特征在于，所述存儲(chǔ)器地址測(cè)試電路還包括第二鎖存器，所述第二鎖存器的輸入端連接所述待測(cè)存儲(chǔ)器的列譯碼器的輸入端，在所述地址測(cè)試指令用于對(duì)所述目標(biāo)存儲(chǔ)單元進(jìn)行寫(xiě)操作時(shí)，所述地址測(cè)試指令包括本次寫(xiě)入的第一數(shù)據(jù)信息，所述方法還包括：

讀取所述第二鎖存器的輸出端以得到第二數(shù)據(jù)信息；

根據(jù)所述第二數(shù)據(jù)信息以及所述待測(cè)存儲(chǔ)器的列譯碼邏輯獲取第三數(shù)據(jù)信息；

記錄所述第一數(shù)據(jù)信息與所述第三數(shù)據(jù)信息的對(duì)應(yīng)關(guān)系。

7.如權(quán)利要求6所述的存儲(chǔ)器地址測(cè)試方法，其特征在于，還包括：

確定目標(biāo)存儲(chǔ)單元對(duì)應(yīng)的第一地址信息與第一數(shù)據(jù)信息；

根據(jù)所述目標(biāo)存儲(chǔ)單元的所述第一地址信息與所述第一數(shù)據(jù)信息確定所述目標(biāo)存儲(chǔ)單元對(duì)應(yīng)的操作地址與操作數(shù)據(jù)。

8.如權(quán)利要求7所述的存儲(chǔ)器地址測(cè)試方法，其特征在于，還包括：

確定所述待測(cè)存儲(chǔ)器中每個(gè)存儲(chǔ)單元對(duì)應(yīng)的所述操作地址和所述操作數(shù)據(jù)。

9.一種存儲(chǔ)器地址測(cè)試方法，其特征在于，應(yīng)用于存儲(chǔ)器地址測(cè)試電路，所述存儲(chǔ)器地址測(cè)試電路設(shè)置在待測(cè)存儲(chǔ)器內(nèi)，包括第三鎖存器，所述第三鎖存器的輸入端連接所述待測(cè)存儲(chǔ)器的行譯碼器的輸出端，所述方法包括：

對(duì)待測(cè)存儲(chǔ)器輸入地址測(cè)試指令，所述地址測(cè)試指令用于對(duì)所述待測(cè)存儲(chǔ)器的目標(biāo)存儲(chǔ)單元進(jìn)行讀或?qū)懖僮?，所述地址測(cè)試指令至少包括所述目標(biāo)存儲(chǔ)單元的邏輯地址的第一地址信息；

讀取所述第三鎖存器的輸出端以得到第三地址信息；

記錄所述第一地址信息與所述第三地址信息的對(duì)應(yīng)關(guān)系。

10.如權(quán)利要求9所述的存儲(chǔ)器地址測(cè)試方法，其特征在于，所述存儲(chǔ)器地址測(cè)試電路還包括第四鎖存器，所述第四鎖存器的輸入端連接所述待測(cè)存儲(chǔ)器的列譯碼器的輸出端，在所述地址測(cè)試指令用于對(duì)所述目標(biāo)存儲(chǔ)單元進(jìn)行寫(xiě)操作時(shí)，所述地址測(cè)試指令包括本次寫(xiě)入的第一數(shù)據(jù)信息，所述方法還包括：

讀取所述第四鎖存器的輸出端以得到第三數(shù)據(jù)信息；

記錄所述第一數(shù)據(jù)信息與所述第三數(shù)據(jù)信息的對(duì)應(yīng)關(guān)系。