[發明專利]一種三態型量化的逐次逼近方法和逐次逼近模數轉換電路

有效

• 申請號: 202110382997.1
• 申請日: 2021-04-09
• 公開（公告）號: CN113437976B
• 公開（公告）日: 2023-04-28
• 發明（設計）人: 郭嘯峰;陳振騏;陳潤;陳勇剛
• 申請（專利權）人: 深圳市紐瑞芯科技有限公司
• 主分類號: H03M1/46
• 分類號: H03M1/46
• 代理公司: 北京清亦華知識產權代理事務所(普通合伙) 11201
• 代理人: 廖元秋

本發明涉及一種三態型量化的逐次逼近方法和逐次逼近模數轉換電路，屬于集成電路的ADC電路領域，該方法包括對任意的0到1之間的模擬輸入信號第一次逐次逼近時，和量化線1/2做比較：若該信號大于1/2+1/2supgt;N+1/supgt;區間，則記第一次逐次逼近狀態一，若該信號小于1/2?1/2supgt;N+1/supgt;區間，則記第一次逐次逼近狀態二，轉下步驟；以此類推到第N次逐次逼近，若某次逐次逼近比較過程中信號在區間1/2±1/2supgt;N+1/supgt;內，為狀態三，則逼近結束，信號的所在的區間已經找到。該電路由一個脈沖型時鐘發生器，一個無鎖存器的比較器，作為驅動器的第一和第二反相器，N組差分脈沖正反饋鎖存器結構的邏輯電路以及對應N組DAC電容所組成。該方法比較的精度要求更低因此比較的時間更短，且分硬件開銷極少。

技術領域

本發明屬于集成電路設計中的模數轉換器(ADC)電路技術領域，特別涉及逐次逼近型(SAR)ADC和流水線逐次逼近型(Pipeline-SAR)ADC的實現方法和電路。

背景技術

逐次逼近型模數轉換器(SAR?ADC)是當前ADC領域先進工藝下的主流基礎架構。其結構誕生之初，由于其低功耗高線性度低速率的特性，主要用于一些低速(1MSPS以下)高精度低功耗場景的ADC，后續隨著設計的優化逐漸發展出中速(1MSPS到100MSPS)高精度ADC。由于其性能隨工藝尺寸成反比的優勢，隨著工藝的進步，其應用越來越廣泛，在先進工藝下幾乎被應用于所有場景的ADC中，而原始的逐次逼近型(SAR)ADC本身由于其速度精度限制不能滿足某些場景的需求，通過設計的迭代其結構開始演化成各種以SAR為基礎的混合結構，例如適用于高速(300MSPS到1GSPS)高精度低功耗轉換場景的流水線SAR?ADC，適用于超高速(1GSPS到10GSPS)高精度的時間交織型流水線SAR?ADC和時間交織型SAR?ADC，中低速超高精度(大于16bit有效位數)噪聲整形SAR?ADC。

逐次逼近型ADC是一種通過二分法逐次比較將連續的模擬輸入映射到離散的數字輸出的ADC，如圖1所示，是這種方法的數學形式示意圖。其數學描述為：以兩位逐次逼近型ADC為例，對于任意輸入為0到1之間的模擬信號，在第一次逼近時和量化線1/2做比較，若其大于1/2，則在第二次逼近時和量化線3/4比較，否者和量化線1/4比較，根據第一次和第二次的比較結果輸出對應的數字碼，若其大于1/2又大于3/4，則輸出數字碼為11，若其大于1/2又小于3/4，則輸出數字碼為10，若其小于1/2又大于1/4，則輸出數字碼為00。它是一種雙態型量化的轉換方法，每次量化只有兩種情況，在量化線之上和在量化線之下。實現雙態型逐次逼近方法的常規逐次逼近型ADC電路包括邊沿型時鐘發生器，帶鎖存器的比較器，邊沿觸發型數字邏輯電路和DAC電容陣列。

根據這種二分法逐次逼近的方法實現的逐次逼近型ADC有兩個基礎性問題，第一個問題是對于模擬輸入信號，由于它是0到1之間任意的連續信號當信號離1/2，3/4，1/4這些參考量化線非常近的時候，會給比較帶來非常大的麻煩，ADC的比較時間會被極大的延長，這個比較時間的上限由比較器的噪聲飽和決定，而ADC的設計需要考慮所有輸入信號的情況，因此這些極慢的情況會導致整個ADC的轉換時間的延長。第二個問題是以一個數值的刻度線形成的雙態去逐次二等分一個完整的區域不是最高效的量化方式，即N次逐次逼近只能得到1/2^N的量化精度。

發明內容

本發明的目的是為了克服已有技術的不足之處，提出一種三態型量化的逐次逼近方法和逐次逼近模數轉換電路。相比于傳統的雙態型逐次逼近方法，本發明的三態型逐次逼近方法在每次的逐次逼近過程中，和量化參考線的比較有三種狀態，在量化參考線的上下設一小段區間，在該區間之上為狀態一，在該區間之下為狀態二，在該區間內為狀態三，該方法可放寬對比較的限制，更進一步，將量化參考線上下的一小段區間范圍設置在±1/4LSB附近，量化的效率可以提高。