[發(fā)明專利]多層堆疊封裝結(jié)構(gòu)和多層堆疊封裝結(jié)構(gòu)的制備方法

有效

• 申請?zhí)枺?/td>: 202110375294.6
• 申請日: 2021-04-08
• 公開（公告）號: CN112768437B
• 公開（公告）日: 2021-06-18
• 發(fā)明（設(shè)計）人: 徐林華;張超
• 申請（專利權(quán)）人: 甬矽電子（寧波）股份有限公司
• 主分類號: H01L25/065
• 分類號: H01L25/065;H01L21/50
• 代理公司: 北京超凡宏宇專利代理事務(wù)所(特殊普通合伙) 11463
• 代理人: 劉曾

本發(fā)明的實施例提供了一種多層堆疊封裝結(jié)構(gòu)和多層堆疊封裝結(jié)構(gòu)的制備方法，涉及芯片封裝技術(shù)領(lǐng)域，將多個結(jié)構(gòu)芯片層疊在基底芯片上，同時在每個結(jié)構(gòu)芯片的上側(cè)設(shè)置第一布線層，第一布線層與結(jié)構(gòu)芯片電連接，并且在塑封體內(nèi)設(shè)置導(dǎo)電柱，導(dǎo)電柱向下貫通塑封體并與介質(zhì)基板電連接，第一布線層與導(dǎo)電柱電連接。通過采用導(dǎo)電柱和第一布線層的結(jié)構(gòu)，替代現(xiàn)有的打線結(jié)構(gòu)，使得結(jié)構(gòu)芯片能夠?qū)崿F(xiàn)與介質(zhì)基板電連接，避免采用打線方式實現(xiàn)芯片的電連接，從而避免了導(dǎo)線橋接/斷線的風(fēng)險，同時能夠縮小封裝結(jié)構(gòu)的尺寸，有利于產(chǎn)品的微型化。

技術(shù)領(lǐng)域

本發(fā)明涉及芯片封裝技術(shù)領(lǐng)域，具體而言，涉及一種多層堆疊封裝結(jié)構(gòu)和多層堆疊封裝結(jié)構(gòu)的制備方法。

背景技術(shù)

隨著半導(dǎo)體行業(yè)的快速發(fā)展，電子產(chǎn)品微型化越來越薄以滿足用戶的需求以及產(chǎn)品性能與內(nèi)存越來越高，因此，半導(dǎo)體封裝結(jié)構(gòu)采用多個芯片疊裝（Stack-Die）技術(shù)或者芯片疊裝（FOW，flow over wire）技術(shù)，將兩個或者多個芯片疊裝在單一封裝結(jié)構(gòu)中，實現(xiàn)產(chǎn)品封裝體積減小以及提升產(chǎn)品性能。此種疊裝產(chǎn)品(記憶卡/存儲卡)，通常擁有2種類型芯片，記憶存儲芯片以及邏輯芯片，通過疊裝方式封裝在同一基板單元內(nèi)，例如：NAND產(chǎn)品要求產(chǎn)品容量足夠大，堆疊層數(shù)多，其存儲卡性能受限于存儲芯片數(shù)量以及堆疊結(jié)構(gòu)尺寸的大小。

并且，無論采用哪種堆疊方式，其通常需要打線來實現(xiàn)芯片的電連接，而隨著堆疊高度的增高，頂層芯片打線增長，難以控制，容易造成導(dǎo)線不穩(wěn)定（橋接/斷線），同時由于打線時向芯片兩側(cè)擴(kuò)散，導(dǎo)致封裝結(jié)構(gòu)的尺寸增大，不利于產(chǎn)品的微型化。

發(fā)明內(nèi)容

本發(fā)明的目的包括，例如，提供了一種多層堆疊封裝結(jié)構(gòu)和多層堆疊封裝結(jié)構(gòu)的制備方法，其能夠避免采用打線方式實現(xiàn)芯片的電連接，避免了導(dǎo)線橋接/斷線的風(fēng)險，同時能夠縮小封裝結(jié)構(gòu)的尺寸，有利于產(chǎn)品的微型化。

本發(fā)明的實施例可以這樣實現(xiàn)：

第一方面，本發(fā)明提供一種多層堆疊封裝結(jié)構(gòu)，包括：

介質(zhì)基板；

貼裝在所述介質(zhì)基板上的芯片封裝模組，所述芯片封裝模組包括基底芯片、多個結(jié)構(gòu)芯片和塑封體，所述基底芯片貼裝在所述介質(zhì)基板上，多個所述結(jié)構(gòu)芯片層疊貼裝在所述基底芯片上，所述塑封體貼裝在所述介質(zhì)基板上并包覆在所述基底芯片和多個結(jié)構(gòu)芯片外；

其中，每個所述結(jié)構(gòu)芯片的上側(cè)或下側(cè)設(shè)置有第一布線層，所述第一布線層與所述結(jié)構(gòu)芯片電連接，所述塑封體內(nèi)還設(shè)置有導(dǎo)電柱，所述導(dǎo)電柱向下貫通所述塑封體并與所述介質(zhì)基板電連接，所述第一布線層與所述導(dǎo)電柱電連接。

在可選的實施方式中，所述基底芯片的下側(cè)設(shè)置有第二布線層，所述第二布線層同時與所述基底芯片和所述導(dǎo)電柱電連接。

在可選的實施方式中，所述基底芯片的下側(cè)設(shè)置有第一導(dǎo)電凸塊，所述第一導(dǎo)電凸塊與所述第二布線層電連接。

在可選的實施方式中，每個所述結(jié)構(gòu)芯片的上側(cè)或下側(cè)設(shè)置有第二導(dǎo)電凸塊，所述第一布線層通過所述第二導(dǎo)電凸塊與所述結(jié)構(gòu)芯片電連接。

在可選的實施方式中，所述介質(zhì)基板上設(shè)置有第一導(dǎo)電連接盤，所述基底芯片覆蓋在所述第一導(dǎo)電連接盤上，并通過所述第一導(dǎo)電連接盤與所述介質(zhì)基板電連接。

在可選的實施方式中，相鄰兩個所述結(jié)構(gòu)芯片之間設(shè)置有第一膠膜層，以使相鄰兩個所述結(jié)構(gòu)芯片粘接在一起，所述基底芯片與相鄰的結(jié)構(gòu)芯片之間設(shè)置有第二膠膜層，以使所述基底芯片和相鄰的結(jié)構(gòu)芯片粘接在一起。

在可選的實施方式中，所述介質(zhì)基板上還設(shè)置有第二導(dǎo)電連接盤，所述導(dǎo)電柱與所述第二導(dǎo)電連接盤連接，并通過所述第二導(dǎo)電連接盤與所述介質(zhì)基板電連接。

在可選的實施方式中，所述介質(zhì)基板上還設(shè)置有第三布線層，所述第三布線層與所述第二導(dǎo)電連接盤連接，并通過第二導(dǎo)電連接盤與所述導(dǎo)電柱電連接。