[發明專利]工藝優化的功率半導體器件及其制造方法

在審

• 申請號: 202110363338.3
• 申請日: 2021-04-02
• 公開（公告）號: CN112928167A
• 公開（公告）日: 2021-06-08
• 發明（設計）人: 陳龍
• 申請（專利權）人: 杭州宏晟微電子有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/423;H01L29/06;H01L21/336
• 代理公司: 無錫派爾特知識產權代理事務所(普通合伙) 32340
• 代理人: 楊立秋

本發明涉及半導體制造技術領域，具體涉及工藝優化的功率半導體器件及其制造方法，該方法包括在第一摻雜類型的半導體襯底中形成溝槽，在所述溝槽中形成第一介質層和第二介質層；去除溝槽頂部分區域一定深度的第一介質層；去除溝槽內的第二介質層，形成第二凹槽結構；在第二凹槽內形成柵氧，使凹槽側壁底部氧化層由第一介質層、柵氧構成，厚度較厚，形成無縫隙填充的導電材料；選擇性去除溝槽頂的導電材料使導電材料分離一定距離，在溝槽中形成第三凹槽和第四凹槽；在所述第三凹槽和第四凹槽填充第三介質層，減少屏蔽導體和柵極導體之間短接、漏電風險，優化GS間的電容參數，從而可以提高功率半導體器件的良率，減少可靠性風險。

技術領域

本發明涉及半導體制造技術領域，具體涉及工藝優化的功率半導體器件及其制造方法。

背景技術

功率半導體器件亦稱為電力電子器件，包括功率二極管、晶閘管、 VDMOS（垂直雙擴散金屬氧化物半導體）場效應晶體管、 LDMOS（橫向擴散金屬氧化物半導體）場效應晶體管以及IGBT（絕緣柵雙極型晶體管）等。VDMOS場效應晶體管包括在半導體襯底的相對表面上形成的源區和漏區，在導通狀態下，電流主要沿著半導體襯底的縱向流動在功率半導體器件的高頻運用中，更低的導通損耗和開關損耗是評價器件性能的重要指標。

在 VDMOS場效應晶體管的基礎上，進一步發展了溝槽型MOS場效應晶體管，其中，在溝槽中形成柵極導體，在溝槽側壁上形成柵極電介質以隔開柵極導體和半導體層從而沿著溝槽側壁的方向在半導體層中形成溝道。溝槽（Trench）工藝由干將溝道從水平變成垂直，消除了平面結構寄生JFET電阻的響，使元胞尺寸大大縮小。在此基礎上增加原胞密度，提高單位面積芯片內溝道的總寬度，就可以使得器件在單位硅片上的溝道寬長比增大從而使電流增大、導通電阻下降以及相關參數得到優化，實現了更小尺寸的管芯擁有更大功率和高性能的目標，因此溝槽工藝越來越多運用于新型功率半導體器件中為了減小柵漏電容Cgd，進一步發展了分裂柵溝槽（Split Gate Trench縮寫為SGT）型功率半導體器件，其中，柵極導體延伸到漂移區，同時柵極導體與漏極之間采用厚氧化物隔開，從而減少了柵漏電容Cgd，提高了開關速度，降低了開關損耗。與此同時屏蔽導體延伸至柵極導體下方，采用絕緣層與半導體層彼此隔開，并且與源極電極連接一起，共同接地，從而引入了電荷平衡效果，在功率半導體器件的垂直方向有了降低表面電場（Reduced Surface Field，縮寫為RESURF）效應，通過越厚的屏蔽介質層厚度和越深的溝槽深度提升了耐壓，同時也進一步減少導通電阻 Rdson，從而降低導通損耗。

現有技術的功率半導體器件的結構示意圖如圖1所示。作為示例，該功率半導體器件為溝槽柵 MOSFET功率半導體器件。

如圖4所示，溝槽柵 MOSFET功率半導體器件包括位于半導體襯底10a上的外延層10b中的多個溝槽11。在溝槽中形成的第一介質層12，第一導電材料13，以及在溝槽11頂部形成的柵氧14，導電材料15。在外延上形成P型摻雜16和N型摻雜17，以及在外延及溝槽頂部形成第三介質層18、接觸孔和金屬層21，最終形成金屬電極22，23，24。

圖5示出圖4所示功率半導體器件的局部放大結構示意圖。

如圖5所示為圖4的30區域的結構放大圖，其中第一導電材料13和導電材料15之間的氧化層為14b，其厚度d2≥溝槽側壁柵氧14厚度d1。其中導電材料15高出外延表面，金屬電極24通過引線孔和導電材料15的鏈接，其引線孔底部距離第一導電材料頂部的氧化層14b距離為d3。如果d3越小，容易出現GS漏電甚至GS短路的風險。同時在分裂柵型功率半導體器件中，柵源電容Cgs受多晶間的氧化層厚度影響，氧化層厚度越厚，電容Cgs越小，器件的開關速度更快，因此如何最大程度增加氧化層14b的厚度，優化器件參數性能是本行業人員研究的內容。