[發明專利]版圖結構及芯片的測試方法

在審

• 申請號: 202110354882.1
• 申請日: 2021-03-30
• 公開（公告）號: CN113097205A
• 公開（公告）日: 2021-07-09
• 發明（設計）人: 張黎
• 申請（專利權）人: 上海華力微電子有限公司
• 主分類號: H01L27/02
• 分類號: H01L27/02;H01L21/66;G01R31/28;G01R1/073;G01R1/04
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 周耀君

本發明提供了一種版圖結構，包括第1個至第N個測試芯片版圖，每個所述測試芯片版圖均具有測試區域以及位于所述測試區域外的空白區域；第2個至第N個所述測試芯片版圖均位于所述第1個測試芯片版圖的空白區域內，或者，所述第i個測試芯片版圖位于所述第i?1個測試芯片版圖的空白區域內，其中，N≥1，1≤i≤N。在所述測試區域外的空白區域內放置所述測試芯片版圖，如此，在第1個測試芯片版圖大小的區域內能夠制造出第2個至第N個測試芯片。本發明可以提高測試芯片版圖的使用率，以縮小所述測試芯片在晶圓上所占用的面積。

技術領域

本發明涉及半導體制造技術領域，尤其涉及一種版圖結構及芯片的測試方法。

背景技術

隨著集成電路的技術不斷地提升，芯片的最小的設計尺寸也在不斷降低，單位面積芯片上的器件數量也越來越多。因此在芯片設計開發階段，設計者經常采用多項目晶圓(Multi Project Wafer，簡稱MPW)，就是將多個具有相同工藝的芯片品種放在同一晶圓上流片。在該晶圓流片后，可以得到多個品種的芯片，且每個品種的芯片都有數十片芯片樣品，這一數量對于設計開發階段的實驗、測試已經足夠。這樣，芯片開發的實驗費用由所有參加MPW的項目組按照自己的芯片在晶圓上所占的面積分擔流片費用，可以降低芯片的開發成本和新產品開發風險，降低中小集成電路設計企業在起步時的門檻，也降低單次實驗流片造成的資源嚴重浪費。

同時，由于晶圓上會搭載多個品種的芯片，也就需要多個測試芯片，目前，用于測試芯片的測試針卡，基于制作成本考慮，通常都會固定采用幾套測試針卡，因此，一般測試芯片都是采用固定版圖形式的引腳。由于測試針卡的版圖形式固定，所以，有些測試芯片版圖面積都由于測試針卡的限定而比自身IP的面積增大很多，使得測試芯片版圖中存在的面積浪費的問題，因此，需要找到一種新的測試芯片版圖結構，能夠提高測試芯片版圖面積的使用率。

發明內容

本發明的目的在于提供一種版圖結構及芯片的測試方法，能夠提高測試芯片版圖面積的使用率，以縮小測試芯片在晶圓上所占用的面積。

為了達到上述目的，本發明提供了一種版圖結構，包括第1個至第N個測試芯片版圖，每個所述測試芯片版圖均具有測試區域以及位于所述測試區域外的空白區域；

第2個至第N個所述測試芯片版圖均位于所述第1個測試芯片版圖的空白區域內，或者，所述第i個測試芯片版圖位于所述第i-1個測試芯片版圖的空白區域內，其中，N≥1，1≤i≤N。

可選的，所述測試區域包括器件區域、導電連接線區域及引腳區域，所述引腳區域圍繞所述器件區域，所述導電連接線區域位于所述器件區域與所述引腳區域之間，所述空白區域為位于所述器件區域、所述引腳區域及所述導電連接線區域之外的區域。

可選的，所述引腳區域內具有多個引腳圖案，所述導電連接線區域內具有多個導電連接線圖案，所述引腳圖案通過對應的所述導電連接線圖案與所述器件區域連接。

可選的，所述第1個測試芯片版圖的器件區域位于所述版圖結構的中心位置，所述第1個測試芯片版圖的引腳區域位于所述版圖結構的邊緣位置，第2個至第N個所述測試芯片版圖沿所述第1個測試芯片版圖的器件區域的外周周向分布。

可選的，第2個至第N個所述測試芯片版圖均相同。

可選的，所述第1個測試芯片版圖的器件區域位于所述版圖結構的中心位置的一側，所述第1個測試芯片版圖的引腳區域位于所述版圖結構的邊緣位置，第2個至第N個所述測試芯片版圖位于所述版圖結構的中心位置的另一側。

可選的，第1個至第N個所述測試芯片版圖對應的測試芯片的工藝制程均相同。

可選的，第1個至第N個所述測試芯片版圖對應的測試芯片的在金屬化過程中形成的互聯線的層數相同。

此外，本發明還提供了一種芯片的測試方法，包括：