[發明專利]用于磁傳感的電源電壓輸出集成電路

有效

• 申請號: 202110345256.6
• 申請日: 2021-03-30
• 公開（公告）號: CN113110684B
• 公開（公告）日: 2022-05-17
• 發明（設計）人: 吳建得;葉海洋;秦明
• 申請（專利權）人: 東方微電科技（武漢）有限公司
• 主分類號: G05F1/625
• 分類號: G05F1/625
• 代理公司: 武漢藍寶石專利代理事務所(特殊普通合伙) 42242
• 代理人: 謝洋

本發明涉及一種用于磁傳感的電源電壓輸出集成電路，時鐘信號輸入端與MP1、MP2、MP3、MN1、MN2、MNi1和MNi2的柵極以及MP4的漏極分別連接；接地端與MN1、MN2和MP3的源極和襯底以及MP4的源極、襯底和柵極分別連接；電壓輸入端與MP1的襯底和漏極連接，MP1的源極與第一充放電存儲器的一端及MN1的漏極連接，第一充放電存儲器的另一端與MP2及MNi1的漏極分別連接；MP2的襯底和源極連接后與MN2的漏極及第二充放電存儲器的一端分別連接，第二充放電存儲器的另一端與MP3和MNi2的漏極分別連接；電壓輸出端與MNi1和MNi2的源極和襯底分別連接,接地端和電壓輸出端之間串接有電容；僅僅八個有源器件集成,工作條件僅僅輸入一個驅動時鐘，節省面積和功耗，電路簡潔,集成度高。

技術領域

本發明涉及集成電路領域，尤其涉及一種用于磁傳感的電源電壓輸出集成電路。

背景技術

隨著半導體技術的發展，器件的工作電壓越來越低，對于存儲器來說，其工作所需的電源電壓不斷縮小到如2.5V、1.8V以下。但是，存儲器的編程和擦除電壓會遠大于電源電壓，這時通常需要采用電荷泵電路來將電源電壓變換到所需的編程電壓或擦除電壓。在集成電路中，可能需要用到負電壓。

在集成電路中，電路的面積越小，芯片的集成度越高，成本越低，所以在現有電荷泵電路的基礎上降低電路面積是目前需要關注的問題。

發明內容

本發明針對現有技術中存在的技術問題，提供一種用于磁傳感的電源電壓輸出集成電路，解決現有技術中電荷泵集成電路的電路面積大的問題。

本發明解決上述技術問題的技術方案如下：一種用于磁傳感的電源電壓輸出集成電路，包括：四個pmos FET、四個nmos FET、兩個電能存儲量相等的充放電存儲器、時鐘信號輸入端CLK、電壓輸入端VDD、接地端VSS和電壓輸出端VOUT；四個所述pmos FET為MP1、MP2、MP3和MP4，四個所述nmos FET為MN1、MN2、MNi1和MNi2；

所述時鐘信號輸入端CLK與所述MP1、MP2、MP3、MN1、MN2、MNi1和MNi2的柵極以及所述MP4的漏極分別連接；

所述接地端VSS與所述MN1、MN2和MP3的源極和所述MN1、MN2和MP3的襯底以及所述MP4的源極、襯底和柵極分別連接；

所述電壓輸入端VDD與所述MP1的襯底和漏極連接，所述MP1的源極與所述第一充放電存儲器的一端及所述MN1的漏極連接，所述第一充放電存儲器的另一端與所述MP2及MNi1的漏極分別連接；

所述MP2的襯底和源極連接后與所述MN2的漏極及第二充放電存儲器的一端分別連接，所述第二充放電存儲器的另一端與所述MP3和MNi2的漏極分別連接；

所述電壓輸出端VOUT與所述MNi1和MNi2的源極和所述MNi1、MNi2的襯底分別連接,所述接地端VSS和電壓輸出端VOUT之間串接有電容COUT。

本發明的有益效果是：本發明提供的一種用于磁傳感的電源電壓輸出集成電路，基于標準負0.5倍電源電壓開關電荷泵拓撲結構，結合標準cmos工藝制造設計出該集成電路實現；輸出電壓在負載為0時VOUT＝-0.5*(VDD-VSS)；僅僅八個有源器件集成(不包括電容),電路簡潔,集成度高；工作條件僅僅輸入一個驅動時鐘，無需無交疊時鐘的額外設計，節省面積和功耗，在輕載時候效率較普通設計高；使用輸入時鐘進行電路關斷，無需額外關斷信號控制；該設計容易作為IP使用,并結合不同的輸入時鐘周期相位,設計出不同驅動能力和輸出紋波的組合電路。

在上述技術方案的基礎上，本發明還可以做如下改進。

進一步，所述時鐘信號輸入端CLK輸入低電平時，所述MP1、MP2和MP3處于開啟狀態，所述MN1、MN2、MNi1和MNi2處于關斷狀態；所述第一充放電存儲器、第二充放電存儲器、電壓輸入端VDD和接地端VSS組成充電回路。