[發(fā)明專利]用于磁傳感的電源電壓輸出集成電路

有效

• 申請(qǐng)?zhí)枺?/td>: 202110345256.6
• 申請(qǐng)日: 2021-03-30
• 公開(kāi)（公告）號(hào): CN113110684B
• 公開(kāi)（公告）日: 2022-05-17
• 發(fā)明（設(shè)計(jì)）人: 吳建得;葉海洋;秦明
• 申請(qǐng)（專利權(quán)）人: 東方微電科技（武漢）有限公司
• 主分類號(hào): G05F1/625
• 分類號(hào): G05F1/625
• 代理公司: 武漢藍(lán)寶石專利代理事務(wù)所(特殊普通合伙) 42242
• 代理人: 謝洋

1.一種用于磁傳感的電源電壓輸出集成電路，其特征在于，所述電源電壓輸出集成電路包括：四個(gè)pmos FET、四個(gè)nmos FET、兩個(gè)電能存儲(chǔ)量相等的充放電存儲(chǔ)器、時(shí)鐘信號(hào)輸入端CLK、電壓輸入端VDD、接地端VSS和電壓輸出端VOUT；四個(gè)所述pmos FET為MP1、MP2、MP3和MP4，四個(gè)所述nmos FET為MN1、MN2、MNi1和MNi2；

所述時(shí)鐘信號(hào)輸入端CLK與所述MP1、MP2、MP3、MN1、MN2、MNi1和MNi2的柵極以及所述MP4的漏極分別連接；

所述接地端VSS與所述MN1、MN2和MP3的源極和所述MN1、MN2和MP3的襯底以及所述MP4的源極、襯底和柵極分別連接；

所述電壓輸入端VDD與所述MP1的襯底和漏極連接，所述MP1的源極與第一充放電存儲(chǔ)器的一端及所述MN1的漏極連接，所述第一充放電存儲(chǔ)器的另一端與所述MP2及MNi1的漏極分別連接；

所述MP2的襯底和源極連接后與所述MN2的漏極及第二充放電存儲(chǔ)器的一端分別連接，所述第二充放電存儲(chǔ)器的另一端與所述MP3和MNi2的漏極分別連接；

所述電壓輸出端VOUT與所述MNi1和MNi2的源極和所述MNi1、MNi2的襯底分別連接,所述接地端VSS和電壓輸出端VOUT之間串接有電容COUT。

2.根據(jù)權(quán)利要求1所述的電源電壓輸出集成電路，其特征在于，所述時(shí)鐘信號(hào)輸入端CLK輸入低電平時(shí)，所述MP1、MP2和MP3處于開(kāi)啟狀態(tài)，所述MN1、MN2、MNi1和MNi2處于關(guān)斷狀態(tài)；所述第一充放電存儲(chǔ)器、第二充放電存儲(chǔ)器、電壓輸入端VDD和接地端VSS組成充電回路。

3.根據(jù)權(quán)利要求1所述的電源電壓輸出集成電路，其特征在于，所述時(shí)鐘信號(hào)輸入端CLK輸入高電平時(shí)，所述MP1、MP2和MP3處于關(guān)斷狀態(tài)，所述MN1、MN2、MNi1和MNi2處于開(kāi)啟狀態(tài)；

所述第一充放電存儲(chǔ)器、第二充放電存儲(chǔ)器與所述電容COUT互相并聯(lián)，所述電容COUT兩端電壓經(jīng)過(guò)若干周期后所述電壓輸出端VOUT輸出電壓最終等于負(fù)0.5倍的VDD-VSS。

4.根據(jù)權(quán)利要求1所述的電源電壓輸出集成電路，其特征在于，所述第一充放電存儲(chǔ)器和第二充放電存儲(chǔ)器為pmos FET或電容。

5.根據(jù)權(quán)利要求1所述的電源電壓輸出集成電路，其特征在于，所述時(shí)鐘信號(hào)輸入端CLK與所述MNi1、MNi2、MP3和MP4的連接線之間串接有電容Cc。

6.根據(jù)權(quán)利要求1所述的電源電壓輸出集成電路，其特征在于，所有的所述pmos FET和nmos FET的襯底偏置均處于反向偏置或者零偏置。