[發(fā)明專利]對物理分區(qū)結(jié)構(gòu)進行時鐘設(shè)計的方法、系統(tǒng)和介質(zhì)

有效

• 申請?zhí)枺?/td>: 202110343217.2
• 申請日: 2021-03-30
• 公開（公告）號: CN112906338B
• 公開（公告）日: 2022-11-29
• 發(fā)明（設(shè)計）人: 欒曉琨;蔣劍鋒;黃薇;邊少鮮;孫永豐;鄧宇;陳占之;金文江;王翠娜;唐濤
• 申請（專利權(quán)）人: 飛騰信息技術(shù)有限公司
• 主分類號: G06F30/392
• 分類號: G06F30/392;G06F30/396;G06F30/398
• 代理公司: 北京市柳沈律師事務(wù)所 11105
• 代理人: 萬里晴

提供對至少兩個物理分區(qū)結(jié)構(gòu)進行時鐘設(shè)計的方法、系統(tǒng)和介質(zhì)。至少兩個物理分區(qū)結(jié)構(gòu)包括第一物理分區(qū)結(jié)構(gòu)和第二物理分區(qū)結(jié)構(gòu)，時鐘從系統(tǒng)時鐘進入第一物理分區(qū)結(jié)構(gòu)，經(jīng)第一物理分區(qū)結(jié)構(gòu)進入第二物理分區(qū)結(jié)構(gòu)，時鐘設(shè)計方法包括：確定各個電路邏輯各自與系統(tǒng)時鐘的距離；根據(jù)各個電路邏輯各自與系統(tǒng)時鐘的距離，從系統(tǒng)時鐘得到多個時鐘節(jié)點，使各個時鐘節(jié)點相比于系統(tǒng)時鐘的延時隨與各個電路邏輯與系統(tǒng)時鐘的距離的不同而不同，距離越大，延時越大；將各個電路邏輯按照各個電路邏輯與距離的大小而連接到相應(yīng)的時鐘節(jié)點；調(diào)整各個時鐘節(jié)點相比于系統(tǒng)時鐘的延時使得各個電路邏輯的時序收斂。該方法可以縮短實現(xiàn)時序收斂消耗的時間。

技術(shù)領(lǐng)域

本申請涉及集成電路設(shè)計領(lǐng)域，具體地，涉及對物理分區(qū)結(jié)構(gòu)進行時鐘設(shè)計的方法、系統(tǒng)、介質(zhì)和程序。

背景技術(shù)

集成電路產(chǎn)品在人們的日常生活中得到了普遍的應(yīng)用。隨著集成電路的不斷發(fā)展，越來越多的功能被集成在一塊芯片當中，集成電路的規(guī)模也越來越大，給集成電路設(shè)計帶來很大的挑戰(zhàn)。

集成電路芯片設(shè)計者們需要考慮整個集成電路芯片的時序收斂問題。

發(fā)明內(nèi)容

根據(jù)本發(fā)明的一個方面，提供一種對基于同一系統(tǒng)時鐘的至少兩個物理分區(qū)結(jié)構(gòu)進行時鐘設(shè)計的方法，其中，所述至少兩個物理分區(qū)結(jié)構(gòu)包括第一物理分區(qū)結(jié)構(gòu)和第二物理分區(qū)結(jié)構(gòu)，所述第一物理分區(qū)結(jié)構(gòu)和第二物理分區(qū)結(jié)構(gòu)分別包括一個或多個電路邏輯，其中所述第一物理分區(qū)結(jié)構(gòu)中的一部分電路邏輯的邏輯規(guī)模至少與所述第二物理分區(qū)結(jié)構(gòu)中的一部分電路邏輯的邏輯規(guī)模不同，每個電路邏輯具有各自的時鐘樹，其中，時鐘從所述系統(tǒng)時鐘進入所述第一物理分區(qū)結(jié)構(gòu)，并經(jīng)由所述第一物理分區(qū)結(jié)構(gòu)進入所述第二物理分區(qū)結(jié)構(gòu)，時鐘設(shè)計方法包括如下步驟：確定各個電路邏輯各自與系統(tǒng)時鐘的距離；根據(jù)各個電路邏輯各自與系統(tǒng)時鐘的距離，來從系統(tǒng)時鐘得到多個時鐘節(jié)點，使得各個時鐘節(jié)點相比于系統(tǒng)時鐘的延時隨與各個電路邏輯與系統(tǒng)時鐘的距離的不同而不同，其中距離越大，延時越大；將各個電路邏輯按照各個電路邏輯與距離的大小而連接到相應(yīng)的時鐘節(jié)點；通過調(diào)整各個時鐘節(jié)點相比于系統(tǒng)時鐘的延時來使得各個電路邏輯的時序收斂。

例如，在本公開的至少一些實施例中，通過調(diào)整各個時鐘節(jié)點相比于系統(tǒng)時鐘的延時來使得各個電路邏輯的時序收斂，包括：選擇多個電路邏輯中出現(xiàn)時序違例的一條路徑，并且確定與該路徑相關(guān)聯(lián)的電路邏輯；確定該路徑的建立時間違例的時長t1；以及根據(jù)建立時間違例的時長t1，調(diào)整與該路徑相關(guān)聯(lián)的電路邏輯各自對應(yīng)的時鐘節(jié)點之間的延時，或者調(diào)整與該路徑相關(guān)聯(lián)的電路邏輯中至少部分電路邏輯各自的時鐘節(jié)點處的時鐘延時。

例如，在本公開的至少一些實施例中，根據(jù)建立時間違例的時長t1，調(diào)整與該路徑相關(guān)聯(lián)的電路邏輯各自對應(yīng)的時鐘節(jié)點之間的延時，或者調(diào)整與該路徑相關(guān)聯(lián)的電路邏輯中至少部分電路邏輯各自的時鐘節(jié)點處的時鐘延時，包括：在所述建立時間違例的時長t1小于或等于所述系統(tǒng)時鐘的一個時鐘周期的時間長度的情形中，調(diào)整與該路徑相關(guān)聯(lián)的電路邏輯各自對應(yīng)的時鐘節(jié)點之間的延時，或者調(diào)整與該路徑相關(guān)聯(lián)的電路邏輯中至少部分電路邏輯各自的時鐘節(jié)點處的時鐘延時；以及在所述建立時間違例的時長t1大于所述系統(tǒng)時鐘的一個時鐘周期的時間長度的情形中，調(diào)整與該路徑相關(guān)聯(lián)的電路邏輯中至少部分電路邏輯各自的時鐘節(jié)點處的時鐘延時。