[發明專利]對物理分區結構進行時鐘設計的方法、系統和介質

有效

• 申請號: 202110343217.2
• 申請日: 2021-03-30
• 公開（公告）號: CN112906338B
• 公開（公告）日: 2022-11-29
• 發明（設計）人: 欒曉琨;蔣劍鋒;黃薇;邊少鮮;孫永豐;鄧宇;陳占之;金文江;王翠娜;唐濤
• 申請（專利權）人: 飛騰信息技術有限公司
• 主分類號: G06F30/392
• 分類號: G06F30/392;G06F30/396;G06F30/398
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 萬里晴

1.一種對基于同一系統時鐘的至少兩個物理分區結構進行時鐘設計的方法，其中，所述至少兩個物理分區結構包括第一物理分區結構和第二物理分區結構，所述第一物理分區結構和第二物理分區結構分別包括一個或多個電路邏輯，其中所述第一物理分區結構中的一部分電路邏輯的邏輯規模至少與所述第二物理分區結構中的一部分電路邏輯的邏輯規模不同，每個電路邏輯具有各自的時鐘樹，其中，時鐘從所述系統時鐘進入所述第一物理分區結構，并經由所述第一物理分區結構進入所述第二物理分區結構，

其中，所述時鐘設計方法包括如下步驟：

確定各個電路邏輯各自與系統時鐘的距離；

根據各個電路邏輯各自與系統時鐘的距離，來從系統時鐘得到多個時鐘節點，使得各個時鐘節點相比于系統時鐘的延時隨與各個電路邏輯與系統時鐘的距離的不同而不同，其中距離越大，延時越大；

將各個電路邏輯按照各個電路邏輯與距離的大小而連接到相應的時鐘節點；

通過調整各個時鐘節點相比于系統時鐘的延時來使得各個電路邏輯的時序收斂，其中，通過調整各個時鐘節點相比于系統時鐘的延時來使得各個電路邏輯的時序收斂，包括：

選擇多個電路邏輯中出現時序違例的一條路徑，并且確定與該路徑相關聯的電路邏輯；

確定該路徑的建立時間違例的時長t1；以及

根據建立時間違例的時長t1，調整與該路徑相關聯的電路邏輯各自對應的時鐘節點之間的延時，或者調整與該路徑相關聯的電路邏輯中至少部分電路邏輯各自的時鐘節點處的時鐘延時，

其中，調整與該路徑相關聯的電路邏輯中至少部分電路邏輯各自的時鐘節點處的時鐘延時包括：

針對所述至少部分電路邏輯中的每個電路邏輯，調整所述電路邏輯到所述電路邏輯的時鐘節點之間的時鐘延時。

2.根據權利要求1所述的方法，其中，根據建立時間違例的時長t1，調整與該路徑相關聯的電路邏輯各自對應的時鐘節點之間的延時，或者調整與該路徑相關聯的電路邏輯中至少部分電路邏輯各自的時鐘節點處的時鐘延時，包括：

在所述建立時間違例的時長t1小于或等于所述系統時鐘的一個時鐘周期的時間長度的情形中，調整與該路徑相關聯的電路邏輯各自對應的時鐘節點之間的延時，或者調整與該路徑相關聯的電路邏輯中至少部分電路邏輯各自的時鐘節點處的時鐘延時；以及

在所述建立時間違例的時長t1大于所述系統時鐘的一個時鐘周期的時間長度的情形中，調整與該路徑相關聯的電路邏輯中至少部分電路邏輯各自的時鐘節點處的時鐘延時。

3.根據權利要求1所述的方法，其中，至少兩個物理分區結構包括按時序先后順序排列的N個電路邏輯，

所述選擇多個電路邏輯中出現時序違例的一條路徑，并且確定與該路徑相關聯的電路邏輯，包括：

選擇從第k電路邏輯到第k+1電路邏輯的時序違例的一條路徑，所述第k電路邏輯和所述第k+1電路邏輯為與所述路徑相關聯的電路邏輯，

根據所述建立時間違例的時長t1，調整與該路徑相關聯的電路邏輯各自對應的時鐘節點之間的延時，或者調整與該路徑相關聯的電路邏輯各自的時鐘節點處的時鐘延時，包括：

將第k電路邏輯的時鐘節點到第k+1電路邏輯的時鐘節點之間的延時增加t1或將第k+1電路邏輯處的時鐘節點處的時鐘增加延時t1，

或者，

所述選擇多個電路邏輯中出現時序違例的一條路徑，并且確定與該路徑相關聯的電路邏輯，包括：

選擇從第k+1電路邏輯到第k電路邏輯的時序違例的一條路徑，所述第k+1電路邏輯和所述第k電路邏輯為與所述路徑相關聯的電路邏輯，

根據所述建立時間違例的時長t2，調整與該路徑相關聯的電路邏輯各自對應的時鐘節點之間的延時，或者調整與該路徑相關聯的電路邏輯各自的時鐘節點處的時鐘延時，包括：

將第k電路邏輯的時鐘節點到第k+1電路邏輯的時鐘節點之間的延時減少t2或將第k電路邏輯處的時鐘節點處的時鐘增加延時t2，

其中，N為大于或等于2的整數，k為大于0小于N的整數。