[發明專利]一種三維存儲器及其制作方法

有效

• 申請號: 202110332857.3
• 申請日: 2021-03-29
• 公開（公告）號: CN112802849B
• 公開（公告）日: 2023-04-21
• 發明（設計）人: 黃詩琪;劉威
• 申請（專利權）人: 長江存儲科技有限責任公司
• 主分類號: H10B41/50
• 分類號: H10B41/50;H10B41/20;H10B43/50;H10B43/20
• 代理公司: 深圳紫藤知識產權代理有限公司 44570
• 代理人: 遠明

1.一種三維存儲器的制作方法，其特征在于，包括：

形成外圍電路芯片和多個存儲陣列芯片，所述外圍電路芯片包括第一襯底和形成于所述第一襯底上的第一互連層，每個所述存儲陣列芯片包括多個功能結構；

將所述多個存儲陣列芯片進行鍵合，得到存儲陣列組合結構；

形成多個互連導接柱，每個所述互連導接柱用于將各個所述存儲陣列芯片中對應的所述功能結構一并連接到所述外圍電路芯片的所述第一互連層；

其中，所述存儲陣列組合結構中的所述多個存儲陣列芯片在縱向上層疊設置，且所述方法還包括：

將所述外圍電路芯片鍵合于所述存儲陣列組合結構在所述縱向的一側表面上。

2.根據權利要求1所述的三維存儲器的制作方法，其特征在于，每個所述存儲陣列芯片包括第二襯底、形成于所述第二襯底上的疊層結構、在垂直于所述第二襯底的方向上貫穿所述疊層結構的溝道結構和共源極結構、以及形成于所述疊層結構、所述溝道結構和所述共源極結構上的第二互連層，所述疊層結構包括在垂直于所述第二襯底的方向上交替層疊設置的若干層柵極層和柵絕緣層，所述多個功能結構包括多個所述柵極層、多個所述溝道結構和/或多個所述共源極結構。

3.根據權利要求2所述的三維存儲器的制作方法，其特征在于，所述多個功能結構包括多個所述柵極層，所述多個互連導接柱包括多個字線互連導接柱，每個所述存儲陣列芯片還包括形成于所述疊層結構上的多條字線互連線和多個字線接觸，每一所述字線接觸在垂直于所述第二襯底的方向上延伸，且一端與對應的所述柵極層電連接，另一端與對應的所述字線互連線和所述第二互連層電連接，每一所述字線互連線在平行于所述第二襯底的方向上延伸，且一端與對應的所述字線接觸電連接，另一端與對應的所述字線互連導接柱電連接。

4.根據權利要求2所述的三維存儲器的制作方法，其特征在于，所述多個功能結構包括多個所述溝道結構，所述多個互連導接柱包括多個位線互連導接柱，每個所述存儲陣列芯片還包括形成于所述疊層結構上的多條位線和多個位線接觸，每一所述位線接觸在垂直于所述第二襯底的方向上延伸，且一端與對應的所述溝道結構電連接，另一端與對應的所述位線和所述第二互連層電連接，每一所述位線在平行于所述第二襯底的方向上延伸，且一端與對應的所述位線接觸電連接，另一端與對應的所述位線互連導接柱電連接。

5.根據權利要求2所述的三維存儲器的制作方法，其特征在于，所述多個功能結構包括多個所述共源極結構，所述多個互連導接柱包括多個共源極線互連導接柱，每個所述存儲陣列芯片還包括形成于所述疊層結構上的多條共源極線互連線和多個共源極線接觸，每一所述共源極線接觸在垂直于所述第二襯底的方向上延伸，且一端與對應的所述共源極結構電連接，另一端與對應的所述共源極線互連線和所述第二互連層電連接，每一所述共源極線互連線在平行于所述第二襯底的方向上延伸，且一端與對應的所述共源極線接觸電連接，另一端與對應的所述共源極線互連導接柱電連接。

6.根據權利要求2所述的三維存儲器的制作方法，其特征在于，所述第二襯底包括陣列區域以及位于所述陣列區域周邊的外圍區域，所述疊層結構形成于所述陣列區域上，每一所述存儲陣列芯片還包括形成于所述外圍區域上的存儲陣列介質層，且所述互連導接柱形成于所述存儲陣列組合結構中的所述存儲陣列介質層中。

7.根據權利要求6所述的三維存儲器的制作方法，其特征在于，所述多個存儲陣列芯片包括第一存儲陣列芯片和第二存儲陣列芯片，所述將所述多個存儲陣列芯片進行鍵合，得到存儲陣列組合結構，具體包括：

將所述第一存儲陣列芯片的背面與所述第二存儲陣列芯片的背面進行鍵合，得到存儲陣列組合結構。