[發明專利]一種三維存儲器及其制作方法

有效

• 申請號: 202110332857.3
• 申請日: 2021-03-29
• 公開（公告）號: CN112802849B
• 公開（公告）日: 2023-04-21
• 發明（設計）人: 黃詩琪;劉威
• 申請（專利權）人: 長江存儲科技有限責任公司
• 主分類號: H10B41/50
• 分類號: H10B41/50;H10B41/20;H10B43/50;H10B43/20
• 代理公司: 深圳紫藤知識產權代理有限公司 44570
• 代理人: 遠明

本發明涉及一種三維存儲器及其制作方法，包括：形成外圍電路芯片和多個存儲陣列芯片，外圍電路芯片包括第一襯底和形成于第一襯底上的第一互連層，每個存儲陣列芯片包括多個功能結構；將多個存儲陣列芯片進行鍵合，得到存儲陣列組合結構；形成多個互連導接柱，每個互連導接柱用于將各個存儲陣列芯片中對應的功能結構一并連接到第一互連層，從而能夠利用現有成熟工藝制備外圍電路芯片和存儲陣列芯片，并通過鍵合、深孔刻蝕以及金屬互連等簡單工藝即可實現三維存儲器存儲密度和容量的增大，同時保證良率，且不會增加形成三維存儲器的工藝難度。

【技術領域】

本發明涉及存儲器技術領域，具體涉及一種三維存儲器及其制作方法。

【背景技術】

目前，為了提高三維存儲器(3D?NAND)的存儲密度和容量，一般通過垂直堆疊多層存儲單元的方式來實現在更小的空間內容納更高的存儲容量。然而，這種方式一方面會帶來高深寬比孔刻蝕及其填充、以及薄膜均勻性等工藝上的挑戰，另一方面會增加溝道長度，導致載流子在溝道中的遷移速率不足，進而需要提高3D?NAND中存儲單元的編程電壓和擦除電壓，對驅動器件的要求進一步增加，導致驅動器件形成工藝難度增加。

因此，如何利用難度較低易實現的工藝實現單位面積上存儲單元密度的增長，且同時保證良率，成為3D?NAND技術必須解決的問題。

【發明內容】

本發明的目的在于提供一種三維存儲器及其制作方法，以提高三維存儲器的存儲密度和容量，同時保證良率，且不增加三維存儲器形成的工藝難度。

為了解決上述問題，本發明提供了一種三維存儲器的制作方法，該三維存儲器的制作方法包括：

形成外圍電路芯片和多個存儲陣列芯片，外圍電路芯片包括第一襯底和形成于第一襯底上的第一互連層，每個存儲陣列芯片包括多個功能結構；

將多個存儲陣列芯片進行鍵合，得到存儲陣列組合結構；

形成多個互連導接柱，每個互連導接柱用于將各個存儲陣列芯片中對應的功能結構一并連接到外圍電路芯片的第一互連層。

為了解決上述問題，本發明還提供了一種三維存儲器，該三維存儲器包括：

外圍電路芯片，包括第一襯底和位于第一襯底上的第一互連層；

由多個存儲陣列芯片鍵合形成的存儲陣列組合結構，每個存儲陣列芯片包括多個功能結構；

多個互連導接柱，每個互連導接柱用于將各個存儲陣列芯片中對應的功能結構一并連接到外圍電路芯片的第一互連層。

本發明的有益效果是：區別于現有技術，本發明提供的三維存儲器的制作方法，通過形成外圍電路芯片和多個存儲陣列芯片，外圍電路芯片包括第一襯底和形成于第一襯底上的第一互連層，每個存儲陣列芯片包括多個功能結構，并將多個存儲陣列芯片進行鍵合，得到存儲陣列組合結構，之后形成多個互連導接柱，每個互連導接柱用于將各個存儲陣列芯片中對應的功能結構一并連接到外圍電路芯片的第一互連層，從而，能夠利用現有成熟工藝制備外圍電路芯片和存儲陣列芯片，并通過鍵合、深孔刻蝕以及金屬互連等簡單工藝即可實現存儲密度和容量的增大，同時保證良率，且不會增加形成三維存儲器的工藝難度。

【附圖說明】

為了更清楚地說明本發明實施例中的技術方案，下面將對實施例描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發明的一些實施例，對于本領域技術人員來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其他的附圖。

圖1是本發明實施例提供的三維存儲器的制作方法的流程示意圖；

圖2是本發明實施例提供的外圍電路芯片的剖面結構示意圖；

圖3是本發明實施例提供的存儲陣列芯片的剖面結構示意圖；