[發明專利]用于兩個中央處理器時間同步的方法和存儲介質

有效

• 申請號: 202110332265.1
• 申請日: 2021-03-29
• 公開（公告）號: CN113050752B
• 公開（公告）日: 2023-02-21
• 發明（設計）人: 王吉平;蓋猛;張鵬;宋波;張相田;郝玉福
• 申請（專利權）人: 中車青島四方車輛研究所有限公司
• 主分類號: G06F1/12
• 分類號: G06F1/12
• 代理公司: 青島清泰聯信知識產權代理有限公司 37256
• 代理人: 李紅巖

本發明涉及一種用于兩個中央處理器時間同步的方法，該方法包括：第一中央處理器和第二中央處理器通過輸入輸出端口進行同步，得到第一中央處理器輸入輸出同步消耗的第一時間和所述第二中央處理器輸入輸出同步消耗的第二時間；第一中央處理器將第一時間通過數據通信通道傳輸至第二中央處理器；第二中央處理器將第二時間通過數據通信通道傳輸至第一中央處理器；比較第一時間與第二時間的大小：若第一時間大于第二時間，對第一中央處理器的用于執行同步糾偏任務的任務時間進行糾偏；若第二時間大于第一時間，對第二中央處理器的用于執行同步糾偏任務的任務時間進行糾偏。利用CPU同步消耗的時間，對CPU的任務時間進行糾偏，實現CPU同步處理。

技術領域

本申請涉及時間同步技術領域，特別涉及一種用于兩個中央處理器時間同步的方法和存儲介質。

背景技術

隨著電子技術的迅猛發展，列車中集成的電子控制單元也越來越多，但是由于電子控制系統的自身缺陷，使得列車中集成的電子控制單元在運行過程中具有不確定性的因素，因此在系統設計時，一般采用兩個中央處理器的架構搭建安全系統，降低電子失效的概率，從而降低嚴重危害事故的發生。為保證兩個中央處理器在相同時間處理相同的任務，需要對兩個中央處理器進行同步。

在實現本公開實施例的過程中，發現相關技術中至少存在如下問題：因兩個中央處理器系統使用的中央處理器硬件和外圍的時鐘晶振不同，不可避免的造成晶振頻偏，隨著時間的推移，時間誤差積累，造成兩個中央處理器時間不一致，也就導致兩個中央處理器不能在相同的時間執行任務，對頻偏造成的積累誤差，無法消除或者糾正。

發明內容

本公開實施例提供了一種用于兩個中央處理器時間同步的方法和存儲介質，以在一定程度上解決現有技術中兩個中央處理器時間同步糾偏能力差的技術問題。

為了實現上述目的，本發明提供了一種用于兩個中央處理器時間同步的方法，包括：

第一中央處理器和第二中央處理器通過輸入輸出端口進行同步，得到所述第一中央處理器輸入輸出同步消耗的第一時間和所述第二中央處理器輸入輸出同步消耗的第二時間；

所述第一中央處理器將所述第一時間通過數據通信通道傳輸至所述第二中央處理器；

所述第二中央處理器將所述第二時間通過數據通信通道傳輸至所述第一中央處理器；

比較所述第一時間與所述第二時間的大小：

若所述第一時間大于所述第二時間，對所述第一中央處理器的用于執行同步糾偏任務的任務時間進行糾偏；

若所述第二時間大于所述第一時間，對所述第二中央處理器的用于執行同步糾偏任務的任務時間進行糾偏。

優選的，第一中央處理器和第二中央處理器通過輸入輸出端口進行同步，得到所述第一中央處理器輸入輸出同步消耗的第一時間和所述第二中央處理器輸入輸出同步消耗的第二時間的方法為：

系統上電后，所述第一中央處理器和所述第二中央處理器分別獲取第一系統時間；

所述第一中央處理器和所述第二中央處理器通過所述輸入輸出端口發送和接收預設值，發送和接收的所述預設值一致后，所述第一中央處理器和所述第二中央處理器分別獲取第二系統時間；

根據所述第一系統時間和所述第二系統時間，所述第一中央處理器得到所述第一時間，所述第二中央處理器得到所述第二時間。

優選的，根據所述第二系統時間與所述第一系統時間的差值，所述第一中央處理器得到所述第一時間，所述第二中央處理器得到所述第二時間。

優選的，所述發送和接收的所述預設值不一致，或者接收預設值的時間超過預設時長時，所述第一中央處理器或者所述第二中央處理器進行安全導向。