[發明專利]一種帶編解碼的固定延時串行收發器及控制方法

有效

• 申請號: 202110332188.X
• 申請日: 2021-03-29
• 公開（公告）號: CN113098518B
• 公開（公告）日: 2023-04-11
• 發明（設計）人: 陳慧寧
• 申請（專利權）人: 成都振芯科技股份有限公司
• 主分類號: H03M1/12
• 分類號: H03M1/12;H03G3/30
• 代理公司: 成都金英專利代理事務所(普通合伙) 51218
• 代理人: 袁英

本發明公開了一種帶編解碼的固定延時串行收發器及控制方法，該方法包括接收串行發送器傳輸的直流平衡編碼串行信號；在串行接收器利用時鐘和數據恢復電路恢復串行信號中的時鐘信號和數據信號，根據串行信號中的時鐘信號和數據信號做第一次串并轉換；然后提取第一次串并轉換的并行數據的字節位置信息，利用該字節位置信息獲取解串時鐘調整指令；進而根據所述解串時鐘調整指令調整解串時鐘相位做第二次串并轉換，對第二次串并轉換的并行數據做直流平衡解碼并輸出。本發明所提供的方法通過兩次串并轉換將解串時的解串位置調整為字節位置，實現高速信號收發傳輸延時固定，保證了傳輸延時的一致性，為信號在后級系統的采樣、計時等提供了可靠的時序。

技術領域

本發明涉及高速串行接口數據傳輸技術領域，尤其涉及一種帶編解碼的固定延時串行收發器及控制方法。

背景技術

在數據傳輸中，為了減少傳輸通道數，降低硬件成本，一般都采用串行化的數據傳輸，將輸入的并行數據進行并串轉換后，利用高速數據通道進行串行數據傳輸。在高速串行數據傳輸中，?可以采用數據通道加并行時鐘通道的方式進行數據傳輸，此種方法可以實現一個固定延時的數據傳輸，但由于并行時鐘通道和數據通道會存在偏斜問題，從而降低了接收端的抖動容限，需要進行額外的偏斜校正。并且多一路并行時鐘通道，不僅增加了硬件成本，也不利于交流耦合的應用。

為了降低硬件成本和交直流耦合的通用性，高速數據傳輸多采用帶編解碼的串行收發模式。因為傳輸鏈路中編解碼的應用，特別在接收端，需要進行數據解碼，為了確定正確的字節位置，需要對恢復出來的數據進行存儲和判斷，由于接收端的時鐘數據恢復電路對串行數據的解串位置是隨機的不確定的，從而導致接收端的傳輸延時不固定。在某些場合，傳輸延時不固定會使得后級系統無法對數據的收發傳輸延時進行一個準確的判斷和計算，從而無法實現多芯片同步采樣、計時等操作。

專利公開號為CN106776422A的中國專利公開了一種基于8B/10B編解碼的串行傳輸方法及系統，但該專利技術方案中僅記載了在解決現有的在FPGA上實現2711格式數據的串行傳輸的方式需要針對2711格式數據的字符開發專用芯片，成本較高，而且還需要在FPGA上設置較多數目管腳，使得FPGA的結構較為復雜的問題。在面對多芯片同步采樣、計時等操作過程中傳輸延時不固定的問題時依舊不能得到很好的解決。

因此，如何解決串行收發過程中傳輸延時不固定是一個亟需解決的技術問題。

上述內容僅用于輔助理解本發明的技術方案，并不代表承認上述內容是現有技術。

發明內容

本發明的主要目的在于提供一種帶編解碼的固定延時串行收發器及控制方法，旨在解決現有技術中存在的面對多芯片同步采樣、計時等操作過程中串行收發過程傳輸延時不固定的技術問題。

為實現上述目的，本發明提出一種帶編解碼的固定延時串行收發器，所述帶編解碼的固定延時串行收發器，包括：

串行發送電路，包括依次連接的直流平衡編碼器和并串轉換電路，以及為直流平衡編碼器和并串轉換電路提供時鐘信號的時鐘電路；

串行接收電路，包括依次連接的時鐘和數據恢復電路、串并轉換電路、連接串并轉換電路第一信號輸出端的解串時鐘調整電路，以及連接串并轉換電路第二信號輸出端的直流平衡解碼器；所述串并轉換電路根據時鐘和數據恢復電路提供的串行數據中的時鐘信號和數據信號做第一次串并轉換，并根據所述解串時鐘調整電路提供的解串時鐘調整指令做第二次串并轉換，對第二次串并轉換的并行數據做直流平衡解碼后輸出。

可選的，時鐘和數據恢復電路的信號輸出端連接串并轉換電路的第一信號輸入端，恢復串行數據中的時鐘信號和數據信號并進行第一次串并轉換；所述串并轉換電路的第一信號輸出端連接解串時鐘調整電路，所述解串時鐘調整電路根據第一次串并轉換的并行數據獲取解串時鐘調整指令。