[發明專利]一種帶編解碼的固定延時串行收發器及控制方法

有效

• 申請號: 202110332188.X
• 申請日: 2021-03-29
• 公開（公告）號: CN113098518B
• 公開（公告）日: 2023-04-11
• 發明（設計）人: 陳慧寧
• 申請（專利權）人: 成都振芯科技股份有限公司
• 主分類號: H03M1/12
• 分類號: H03M1/12;H03G3/30
• 代理公司: 成都金英專利代理事務所(普通合伙) 51218
• 代理人: 袁英

1.一種帶編解碼的固定延時串行收發器，其特征在于，所述帶編解碼的固定延時串行收發器，包括：

串行發送電路，包括依次連接的直流平衡編碼器和并串轉換電路，以及為直流平衡編碼器和并串轉換電路提供時鐘信號的時鐘電路；

串行接收電路，包括依次連接的時鐘和數據恢復電路、串并轉換電路、連接串并轉換電路第一信號輸出端的解串時鐘調整電路，以及連接串并轉換電路第二信號輸出端的直流平衡解碼器；所述串并轉換電路根據時鐘和數據恢復電路提供的串行數據中的時鐘信號和數據信號做第一次串并轉換，并根據所述解串時鐘調整電路提供的解串時鐘調整指令做第二次串并轉換，對第二次串并轉換的并行數據做直流平衡解碼后輸出；

解串時鐘調整電路包括字節邊界檢測電路和固定延時控制電路，所述字節邊界檢測電路的信號輸出端連接固定延時控制電路的信號輸入端，所述字節邊界檢測電路提取第一次串并轉換的并行數據中的字節位置信息，所述固定延時控制電路根據字節位置信息獲取解串時鐘調整指令。

2.如權利要求1所述的一種帶編解碼的固定延時串行收發器，其特征在于，所述時鐘和數據恢復電路的信號輸出端連接串并轉換電路的第一信號輸入端，恢復串行數據中的時鐘信號和數據信號并進行第一次串并轉換；所述串并轉換電路的第一信號輸出端連接解串時鐘調整電路，所述解串時鐘調整電路根據第一次串并轉換的并行數據獲取解串時鐘調整指令。

3.如權利要求2所述的一種帶編解碼的固定延時串行收發器，其特征在于，所述固定延時控制電路的信號輸出端連接串并轉換電路的第二信號輸入端，所述串并轉換電路根據解串時鐘調整指令對串行數據進行第二次串并轉換；所述串并轉換電路的第二信號輸出端連接直流平衡解碼器，所述直流平衡解碼器對進行第二次串并轉換的并行數據進行直流平衡解碼并輸出。

4.如權利要求3所述的一種帶編解碼的固定延時串行收發器，其特征在于，所述固定延時控制電路包括字節位置判決模塊和解串時鐘相位選擇模塊，所述字節位置判決模塊的信號輸入端連接字節邊界檢測電路的信號輸出端，根據并行數據中的字節位置信息進行數據解串位置判斷，輸出解串控制信號；所述解串時鐘相位選擇模塊的信號輸入端連接字節位置判決模塊的信號輸出端，根據字節位置判決模塊輸出的解串控制信號選擇解串時鐘相位。

5.如權利要求1所述的一種帶編解碼的固定延時串行收發器，其特征在于，所述直流平衡編碼器的信號輸出端連接所述串行轉換電路的信號輸入端，對所述串行發送電路輸入的并行數據進行直流平衡編碼和并串轉換；所述時鐘電路分別連接直流平衡編碼器和串行轉換電路，為所述直流平衡編碼和并串轉換提供時鐘信號。

6.如權利要求1所述的一種帶編解碼的固定延時串行收發器，其特征在于，所述帶編解碼的固定延時串行收發器還包括設置于串行發送電路的第一驅動器和設置于串行接收電路的第二驅動器；所述第一驅動器的輸入端連接并串轉換電路輸出端，為串行發送電路輸出兩路差分串行信號，所述第二驅動器的輸入端連接直流平衡解碼器的輸出端，為串行接收電路輸出多路并行信號。

7.如權利要求1所述的一種帶編解碼的固定延時串行收發器，其特征在于，所述帶編解碼的固定延時串行收發器還包括設置于串行接收電路的可變增益放大器和均衡器，所述可變增益放大器的輸入端連接串行接收電路的差分信號接收端，對接收的差分信號進行幅度調節；所述均衡器的輸入端連接可變增益放大器的輸出端，優化信號高頻分量，并將優化串行信號傳輸至時鐘和數據恢復電路。