[發明專利]MOS器件及其制造方法、以及ESD防護電路

有效

• 申請號: 202110330027.7
• 申請日: 2021-03-27
• 公開（公告）號: CN113097306B
• 公開（公告）日: 2023-05-30
• 發明（設計）人: 劉琪
• 申請（專利權）人: 長江存儲科技有限責任公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/423;H01L29/06;H01L27/02
• 代理公司: 廣州三環專利商標代理有限公司 44202
• 代理人: 熊永強

本發明提供一種MOS器件及其制造方法、以及ESD防護電路。所述MOS器件包括半導體襯底、設于半導體襯底表面的柵極結構、設于半導體襯底內并位于柵極結構兩側的漏區和源區，及設于半導體襯底表面并位于柵極結構一側的第一側墻。其中，柵極結構包括與漏區相鄰的第一側壁，第一側墻覆蓋柵極結構的第一側壁及漏區。當所述MOS器件用于ESD防護時，所述MOS器件的第一側墻、柵極結構及源區均接地，使得所述第一側墻附加零電位，可以起到降低并分散所述漏區表面電場的效果，提高了所述漏區的耐壓能力，從而不增大所述MOS器件的尺寸即可提高其擊穿電壓。

技術領域

本發明涉及半導體技術領域，尤其涉及一種用于ESD防護的MOS器件及其制造方法、以及包括所述MOS器件的ESD防護電路。

背景技術

柵極接地的N型場效應晶體管(Gate?Grounded?NMOS，簡稱GGNMOS)由于其具有與工藝平臺良好的兼容性及優異的電流泄放能力，被廣泛用于低壓/中壓領域的靜電放電(Electro?Static?Discharge，簡稱ESD)防護電路中。

由于靜電電流通常很大，一般需要將多個GGNMOS并聯在一起作為ESD防護器件，以提高ESD防護電路的靜電防護能力。但是，現有的ESD防護電路中用于多個GGNMOS的柵極接地的連接區通常設置于多個GGNMOS的最外側，使得不同位置的GGNMOS對應的寄生電阻各不相同，進而使得不同位置的GGNMOS對應的寄生三極管不能同時開啟，導致多個GGNMOS的開啟均勻性較差。當其中一部分GGNMOS導通后，其他的GGNMOS就不容易導通而無法起到靜電防護的作用，不僅會降低ESD防護電路的靜電防護能力，而且已導通的GGNMOS也可能會因為放電電流過高而被擊穿。因此，GGNMOS較差的開啟均勻性也限制了其在高壓領域的應用。

現有技術中，一般通過增加GGNMOS的漏極與柵極之間的距離來提高開啟電阻，從而降低放電電流以有效解決多個GGNMOS開啟均勻性較差而帶來的GGNMOS被擊穿的問題。然而，這種方法會導致GGNMOS的尺寸增大，增加了生產成本。

發明內容

本發明旨在至少解決現有技術中存在的技術問題之一。為此，本發明提出一種MOS器件及其制造方法和ESD防護電路，通過將所述MOS器件中覆蓋漏區的側墻接地，可以起到降低并分散所述漏區表面電場的效果，提高了所述漏區的耐壓能力，從而可以在不增大所述MOS器件尺寸的基礎上提高其擊穿電壓，降低所述MOS器件用于ESD防護時被擊穿的風險。

為了實現上述目的，本發明一方面提供一種MOS器件，所述MOS器件包括半導體襯底、設于所述半導體襯底表面的柵極結構、設于所述半導體襯底內并位于所述柵極結構兩側的漏區和源區，以及設于所述半導體襯底表面并位于所述柵極結構一側的第一側墻；其中，所述柵極結構包括與所述漏區相鄰的第一側壁，所述第一側墻覆蓋所述柵極結構的第一側壁及所述漏區；當所述MOS器件用于ESD防護時，所述第一側墻、所述柵極結構及所述源區均接地。

本發明另一方面還提供一種MOS器件的制造方法，包括步驟：提供半導體襯底，并在所述半導體襯底的表面形成柵極結構；在所述柵極結構兩側的所述半導體襯底內分別注入摻雜離子，以在所述柵極結構兩側分別形成漏區和源區；在所述柵極結構的兩側分別形成第一側墻和第二側墻，所述第一側墻覆蓋所述柵極結構一側的側壁及所述漏區，所述第二側墻覆蓋所述柵極結構另一側的側壁及所述源區；以及形成分別與所述第一側墻、所述柵極結構及所述源區一一對應電連接的第一導電通道、第二導電通道及第三導電通道，其中，當所述MOS器件用于ESD防護時，所述第一導電通道、所述第二導電通道及所述第三導電通道均用于接地，以使所述第一側墻、所述柵極結構及所述源區也分別接地。

本發明再一方面還提供一種ESD防護電路，包括多個上述的MOS器件，所述多個MOS器件并聯設置。