[發明專利]一種待失效分析樣品的制備方法及待失效分析樣品

有效

• 申請號: 202110321380.9
• 申請日: 2021-03-25
• 公開（公告）號: CN113097086B
• 公開（公告）日: 2022-06-07
• 發明（設計）人: 龐濤;韓龍
• 申請（專利權）人: 長江存儲科技有限責任公司
• 主分類號: H01L21/66
• 分類號: H01L21/66
• 代理公司: 北京派特恩知識產權代理有限公司 11270
• 代理人: 劉鶴;張穎玲

本發明實施例公開了一種待失效分析樣品的制備方法，所述方法包括：提供封裝結構，所述封裝結構包括芯片堆疊結構以及覆蓋所述芯片堆疊結構的密封劑；所述芯片堆疊結構包括基板，堆疊設置在所述基板上方的多個芯片，及用于使所述多個芯片之間，和/或所述多個芯片與所述基板之間實現電連接的多條導電線；所述多個芯片在所述基板上方依次堆疊形成第一臺階結構，所述多條導電線位于所述第一臺階結構的上方；對所述第一臺階結構上方的密封劑執行多次研磨步驟，以切斷所述多條導電線，得到所述待失效分析樣品。

技術領域

本發明涉及半導體器件的測試分析領域，具體是涉及一種待失效分析樣品的制備方法及待失效分析樣品。

背景技術

目前，半導體器件正朝著微型化和便攜化的方向快速發展。高堆疊封裝技術因其可以極大的減小器件的封裝尺寸而得到越來越多的關注。

然而，高堆疊封裝由于芯片密度高，在失效分析時難以定位到失效的具體位置，為芯片的失效分析帶來了新的挑戰。

發明內容

有鑒于此，本發明實施例為解決背景技術中存在的至少一個問題而提供一種待失效分析樣品的制備方法及待失效分析樣品。

為了達到上述目的，本發明的技術方案是這樣實現的：

本發明實施例提供了一種待失效分析樣品的制備方法，所述方法包括：

提供封裝結構，所述封裝結構包括芯片堆疊結構以及覆蓋所述芯片堆疊結構的密封劑；所述芯片堆疊結構包括基板，堆疊設置在所述基板上方的多個芯片，及用于使所述多個芯片之間，和/或所述多個芯片與所述基板之間實現電連接的多條導電線；所述多個芯片在所述基板上方依次堆疊形成第一臺階結構，所述多條導電線位于所述第一臺階結構的上方；

對所述第一臺階結構上方的密封劑執行多次研磨步驟，以切斷所述多條導電線，得到所述待失效分析樣品。

上述方案中，所述多次研磨步驟在所述密封劑上形成第二臺階結構，所述第二臺階結構位于所述第一臺階結構的上方。

上述方案中，所述多個芯片包括在所述基板上依次堆疊的第1芯片、……、及第n芯片；其中，n為大于或等于2的正整數；

所述對所述第一臺階結構上方的密封劑執行多次研磨步驟，包括：

對所述第一臺階結構上方的密封劑執行第1次研磨，所述第1次研磨用于切斷所述第n芯片與其下方芯片之間，和/或所述第n芯片與所述基板之間連接的導電線；其中，所述第1次研磨在所述密封劑上形成裸露的第1表面，所述第1表面位于所述第n芯片的上方。

上述方案中，采用砂紙執行所述第1次研磨。

上述方案中，從所述密封劑的整個上表面往下執行所述第1次研磨，得到所述裸露的第1表面。

上述方案中，所述對所述第一臺階結構上方的密封劑執行多次研磨步驟，還包括：

對所述第一臺階結構上方的密封劑執行第m次研磨，所述第m次研磨用于切斷所述第n-m+1芯片與其下方芯片之間，和/或所述第n-m+1芯片與所述基板之間連接的導電線；其中，m為大于1且小于或等于n的正整數；

所述第m次研磨在所述第一臺階結構上方的密封劑上形成裸露的第m-1側壁及第m表面，所述第m-1側壁與所述n-m+2芯片的任一側面之間的最短距離大于零，所述第m表面位于所述第n-m+1芯片的上方。

上述方案中，采用自動研磨裝置執行所述第m次研磨。

上述方案中，所述多次研磨步驟的次數與所述多個芯片的個數相同。

上述方案中，所述多個芯片的尺寸相同。