[發(fā)明專利]一種待失效分析樣品的制備方法及待失效分析樣品

有效

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• 申請日: 2021-03-25
• 公開（公告）號: CN113097086B
• 公開（公告）日: 2022-06-07
• 發(fā)明（設(shè)計）人: 龐濤;韓龍
• 申請（專利權(quán)）人: 長江存儲科技有限責(zé)任公司
• 主分類號: H01L21/66
• 分類號: H01L21/66
• 代理公司: 北京派特恩知識產(chǎn)權(quán)代理有限公司 11270
• 代理人: 劉鶴;張穎玲

1.一種待失效分析樣品的制備方法，其特征在于，所述方法包括：

提供封裝結(jié)構(gòu)，所述封裝結(jié)構(gòu)包括芯片堆疊結(jié)構(gòu)以及覆蓋所述芯片堆疊結(jié)構(gòu)的密封劑；所述芯片堆疊結(jié)構(gòu)包括基板，堆疊設(shè)置在所述基板上方的多個芯片，及用于使所述多個芯片之間，和/或所述多個芯片與所述基板之間實(shí)現(xiàn)電連接的多條導(dǎo)電線；所述多個芯片在所述基板上方依次堆疊形成第一臺階結(jié)構(gòu)，所述多條導(dǎo)電線位于所述第一臺階結(jié)構(gòu)的上方；

對所述第一臺階結(jié)構(gòu)上方的密封劑執(zhí)行多次研磨步驟，以切斷所述多條導(dǎo)電線，得到所述待失效分析樣品；

所述多次研磨步驟在所述密封劑上形成第二臺階結(jié)構(gòu)，所述第二臺階結(jié)構(gòu)位于所述第一臺階結(jié)構(gòu)的上方。

2.根據(jù)權(quán)利要求1所述的待失效分析樣品的制備方法，其特征在于，所述多個芯片包括在所述基板上依次堆疊的第1芯片、……、及第n芯片；其中，n為大于或等于2的正整數(shù)；

所述對所述第一臺階結(jié)構(gòu)上方的密封劑執(zhí)行多次研磨步驟，包括：

對所述第一臺階結(jié)構(gòu)上方的密封劑執(zhí)行第1次研磨，所述第1次研磨用于切斷所述第n芯片與其下方芯片之間，和/或所述第n芯片與所述基板之間連接的導(dǎo)電線；其中，所述第1次研磨在所述密封劑上形成裸露的第1表面，所述第1表面位于所述第n芯片的上方。

3.根據(jù)權(quán)利要求2所述的待失效分析樣品的制備方法，其特征在于，采用砂紙執(zhí)行所述第1次研磨。

4.根據(jù)權(quán)利要求2所述的待失效分析樣品的制備方法，其特征在于，從所述密封劑的整個上表面往下執(zhí)行所述第1次研磨，得到所述裸露的第1表面。

5.根據(jù)權(quán)利要求2所述的待失效分析樣品的制備方法，其特征在于，所述對所述第一臺階結(jié)構(gòu)上方的密封劑執(zhí)行多次研磨步驟，還包括：

對所述第一臺階結(jié)構(gòu)上方的密封劑執(zhí)行第m次研磨，所述第m次研磨用于切斷所述第n-m+1芯片與其下方芯片之間，和/或所述第n-m+1芯片與所述基板之間連接的導(dǎo)電線；其中，m為大于1且小于或等于n的正整數(shù)；

所述第m次研磨在所述第一臺階結(jié)構(gòu)上方的密封劑上形成裸露的第m-1側(cè)壁及第m表面，所述第m-1側(cè)壁與所述n-m+2芯片的任一側(cè)面之間的最短距離大于零，所述第m表面位于所述第n-m+1芯片的上方。

6.根據(jù)權(quán)利要求5所述的待失效分析樣品的制備方法，其特征在于，采用自動研磨裝置執(zhí)行所述第m次研磨。

7.根據(jù)權(quán)利要求1所述的待失效分析樣品的制備方法，其特征在于，所述多次研磨步驟的次數(shù)與所述多個芯片的個數(shù)相同。

8.根據(jù)權(quán)利要求1所述的待失效分析樣品的制備方法，其特征在于，所述多個芯片的尺寸相同。

9.一種待失效分析樣品，其特征在于，采用權(quán)利要求1-8任一項(xiàng)所述的待失效分析樣品的制備方法制備得到所述待失效分析樣品。