[發(fā)明專利]一種任意字節(jié)讀寫用戶側(cè)邏輯控制器

有效

• 申請(qǐng)?zhí)枺?/td>: 202110317671.0
• 申請(qǐng)日: 2021-03-25
• 公開（公告）號(hào): CN112698614B
• 公開（公告）日: 2021-06-15
• 發(fā)明（設(shè)計(jì)）人: 牛廣;李順斌;王利強(qiáng);張興明
• 申請(qǐng)（專利權(quán)）人: 之江實(shí)驗(yàn)室
• 主分類號(hào): G06F13/40
• 分類號(hào): G06F13/40
• 代理公司: 杭州浙科專利事務(wù)所(普通合伙) 33213
• 代理人: 孫孟輝

本發(fā)明涉及控制領(lǐng)域，具體涉及一種任意字節(jié)讀寫用戶側(cè)邏輯控制器，包括：主控制總線IIC MASTER模塊、從控制總線IIC SLAVE模塊、時(shí)鐘復(fù)位模塊和用戶側(cè)邏輯模塊，其特征在于，所述的主控制總線IIC MASTER模塊將用戶的數(shù)據(jù)轉(zhuǎn)化為IIC報(bào)文的格式下發(fā)給從控制總線IIC SLAVE模塊，所述的從控制總線IIC SLAVE模塊接收所述IIC報(bào)文格式的數(shù)據(jù)，所述用戶側(cè)邏輯模塊與與從控制總線IIC SLAVE模塊相連接，所述時(shí)鐘復(fù)位模塊控制連接從控制總線IIC SLAVE模塊與用戶側(cè)邏輯模塊。本發(fā)明的控制器采用傳統(tǒng)的IIC接口，保證了數(shù)據(jù)傳輸?shù)臏?zhǔn)確性、實(shí)時(shí)性和可靠性，實(shí)現(xiàn)對(duì)多個(gè)地址段的進(jìn)行獨(dú)立讀寫和任意字節(jié)的數(shù)據(jù)讀寫，支持確定性數(shù)據(jù)傳輸，降低數(shù)據(jù)傳輸?shù)难訒r(shí)和抖動(dòng)，實(shí)現(xiàn)多用戶的數(shù)據(jù)上送和數(shù)據(jù)下發(fā)。

技術(shù)領(lǐng)域

本發(fā)明涉及控制領(lǐng)域，具體涉及一種任意字節(jié)讀寫用戶側(cè)邏輯控制器。

背景技術(shù)

IIC 協(xié)議（Inter-Integrated Circuit，全稱為集成電路總線）主要是用來連接整體電路，IIC是一種多向控制總線，也就是說多個(gè)芯片可以連接到同一總線結(jié)構(gòu)下，同時(shí)每個(gè)芯片都可以作為實(shí)時(shí)數(shù)據(jù)傳輸?shù)目刂圃础?/p>

在傳統(tǒng)的數(shù)據(jù)傳輸中，IIC協(xié)議作為常用的傳輸協(xié)議來完成數(shù)據(jù)過程中的復(fù)雜時(shí)序要求，對(duì)生產(chǎn)過程中的狀態(tài)進(jìn)行實(shí)時(shí)監(jiān)控。隨著工業(yè)互聯(lián)網(wǎng)技術(shù)的發(fā)展，對(duì)IIC的要求也越來越高，功能也提出了新的需求。

目前的IIC控制器主要通過使用單字節(jié)的形式對(duì)用戶側(cè)邏輯進(jìn)行讀寫，使用的場(chǎng)景存在局限性；隨著數(shù)據(jù)傳輸?shù)臄?shù)據(jù)量越來越大，對(duì)傳輸字節(jié)數(shù)靈活性存在較大的要求。

發(fā)明內(nèi)容

為了解決現(xiàn)有的IIC數(shù)據(jù)傳輸存在傳輸字節(jié)固定不靈活和兼容性差的問題，本發(fā)明提出一種任意字節(jié)讀寫用戶側(cè)邏輯控制器和方法，其具體技術(shù)方案如下。

一種任意字節(jié)讀寫用戶側(cè)邏輯控制器，包括：主控制總線IIC MASTER模塊、從控制總線IIC SLAVE模塊、時(shí)鐘復(fù)位模塊和用戶側(cè)邏輯模塊，所述的主控制總線IIC MASTER模塊將用戶的數(shù)據(jù)轉(zhuǎn)化為IIC報(bào)文的格式下發(fā)給從控制總線IIC SLAVE模塊，所述的從控制總線IIC SLAVE模塊接收所述IIC報(bào)文格式的數(shù)據(jù)，所述用戶側(cè)邏輯模塊與從控制總線IICSLAVE模塊相連接，所述時(shí)鐘復(fù)位模塊控制連接從控制總線IIC SLAVE模塊與用戶側(cè)邏輯模塊。

進(jìn)一步的，所述IIC報(bào)文的格式，即是IIC配置的讀寫報(bào)文格式，IIC的寫報(bào)文格式的域段有8個(gè)字節(jié)，前兩個(gè)字節(jié)為地址域段，后6個(gè)字節(jié)為數(shù)據(jù)域段，即將DATA0~DATA5拼成的48bit數(shù)據(jù)，寫入到由ADDR0、ADDR1拼成的16bit地址寄存器中；IIC讀報(bào)文格式的域段有2個(gè)字節(jié)，都為地址域段，即讀出由ADDR0和ADDR1拼成的地址所對(duì)應(yīng)的BLOCK RAM。

進(jìn)一步的，所述從控制總線IIC SLAVE模塊的狀態(tài)機(jī)跳轉(zhuǎn)共有8個(gè)，包括：IDLE、START、ID_RECV、ACK_ID_RECV、DATA_SEND、ACK_DATA_SEND、DATA_RECV、ACK_DATA_RECV，所述IDLE狀態(tài)為系統(tǒng)默認(rèn)狀態(tài)，當(dāng)檢測(cè)到SCL上升沿時(shí)系統(tǒng)跳轉(zhuǎn)到START狀態(tài)，系統(tǒng)進(jìn)入ID_RECV狀態(tài)，開始接收IIC報(bào)文的ID號(hào)，當(dāng)接收到正確的IIC ID號(hào)時(shí)，則跳轉(zhuǎn)到ACK_ID_RECV狀態(tài)；所述DATA_SEND、ACK_DATA_SEND為：當(dāng)開始發(fā)送數(shù)據(jù)時(shí)，前兩個(gè)字節(jié)為地址域段，后6個(gè)字節(jié)為數(shù)據(jù)域段；所述DATA_RECV、ACK_DATA_RECV為：當(dāng)開始接收數(shù)據(jù)時(shí)，讀地址為兩個(gè)字節(jié)。

進(jìn)一步的，所述的用戶側(cè)邏輯模塊，包括：與從控制總線IIC SLAVE模塊相連接的寄存器模塊單元、分布式RAM模塊單元和BLOCK RAM模塊單元。

進(jìn)一步的，所述的分布式RAM模塊單元，包括：逆映射RAM、寫參數(shù)RAM、讀參數(shù)RAM、命令RAM、PLC類型RAM、映射RAM，用于存儲(chǔ)中央處理器CPU的啟動(dòng)運(yùn)行程序和用戶側(cè)邏輯模塊的配置參數(shù)。