[發(fā)明專利]提供時(shí)鐘給通信實(shí)體層中的解串轉(zhuǎn)換器的電路

在審

• 申請(qǐng)?zhí)枺?/td>: 202110313682.1
• 申請(qǐng)日: 2021-03-24
• 公開(kāi)（公告）號(hào): CN114759915A
• 公開(kāi)（公告）日: 2022-07-15
• 發(fā)明（設(shè)計(jì)）人: 汪鼎豪;卓廷縉;楊惠婷;方勇勝;毅格艾爾卡諾維奇;阿姆農(nóng)帕納斯;林瓊麒;蔡明甫
• 申請(qǐng)（專利權(quán)）人: 創(chuàng)意電子股份有限公司;臺(tái)灣積體電路制造股份有限公司
• 主分類號(hào): H03L7/06
• 分類號(hào): H03L7/06;H03L7/08
• 代理公司: 北京同立鈞成知識(shí)產(chǎn)權(quán)代理有限公司 11205
• 代理人: 宋興;臧建明

本公開(kāi)提供一種提供時(shí)鐘給通信實(shí)體層中的解串轉(zhuǎn)換器的電路。電路包含從屬延遲鎖相回路(DLL)，以接收輸入時(shí)鐘并向解串轉(zhuǎn)換器提供取樣時(shí)鐘。此外，電路還包含主控延遲鎖相回路，以接收輸入時(shí)鐘并將控制信號(hào)輸出到所述從屬延遲鎖相回路以調(diào)整所述從屬延遲鎖相回路的取樣時(shí)鐘的延遲量。所述主控延遲鎖相回路復(fù)制從屬延遲鎖相回路的電路以及回路檢測(cè)，以決定要輸出的控制信號(hào)。

技術(shù)領(lǐng)域

本發(fā)明涉及用于數(shù)據(jù)通信的兩個(gè)集成電路(integrated circuit；IC)芯片之間的接口，且更具體地說(shuō)，涉及一種提供時(shí)鐘給通信實(shí)體層中的解串轉(zhuǎn)換器的電路，所述解串轉(zhuǎn)換器使用時(shí)鐘將串行數(shù)據(jù)取樣為并行數(shù)據(jù)。

背景技術(shù)

基于半導(dǎo)體集成電路的數(shù)字電子設(shè)備，例如手機(jī)、數(shù)碼相機(jī)、個(gè)人數(shù)字助理(personal digital assistant；PDA)等，設(shè)計(jì)成具有更強(qiáng)大的功能性以適應(yīng)現(xiàn)代數(shù)字世界中的各種應(yīng)用。然而，隨著半導(dǎo)體制造的趨勢(shì)，數(shù)字電子設(shè)備意圖在具有改進(jìn)的功能性和更高性能的情況下變得更小和更輕。半導(dǎo)體裝置可封裝成2.5D半導(dǎo)體裝置，其中若干電路芯片可整合為更大的集成電路，其中接觸元件、插入件(interposer)或RDL層用于在芯片之間進(jìn)行連接。

已提出集成扇出型(Integrated Fan-Out；InFO)和晶粒對(duì)芯片對(duì)基板(chip-on-wafer-on-substrate；CoWoS)的封裝技術(shù)以封裝并排組裝的多個(gè)芯片。

關(guān)于整個(gè)電子電路，主電路可基于2.5D封裝技術(shù)進(jìn)行制造。另外，多個(gè)專用集成電路(application-specific integrated circuit；ASIC)芯片和串行器/串并轉(zhuǎn)換(serializer/deserialized；SerDes)芯片可通過(guò)涉及并行總線的互連接口彼此連接地額外安置在主電路上。

待連接的兩個(gè)芯片的接口通常分別包含用于彼此連接的接觸元件圖案。芯片的接觸元件圖案包含用于連接到另一芯片的接觸元件的多個(gè)接觸元件。

在通信中，一個(gè)芯片的接觸元件與另一芯片的接觸元件以并行通信的方式連接。此處，每一芯片中的通信實(shí)體層通常包含將并行數(shù)據(jù)轉(zhuǎn)換成串行數(shù)據(jù)的串行器。通過(guò)一個(gè)接觸元件將一組串行數(shù)據(jù)傳輸?shù)搅硪恍酒＝又ㄐ艑?shí)體層還包含將串行數(shù)據(jù)轉(zhuǎn)換成并行數(shù)據(jù)的解串轉(zhuǎn)換器。

解串轉(zhuǎn)換器需要適當(dāng)?shù)臅r(shí)鐘信號(hào)以將模擬信號(hào)中的串行數(shù)據(jù)正確地取樣成并行數(shù)字?jǐn)?shù)據(jù)。如何提供用于解串轉(zhuǎn)換器的適當(dāng)?shù)臅r(shí)鐘信號(hào)仍然是電路設(shè)計(jì)中的問(wèn)題。

發(fā)明內(nèi)容

本發(fā)明提供一種通信實(shí)體層中的解串轉(zhuǎn)換器的時(shí)鐘，其中所述解串轉(zhuǎn)換器使用時(shí)鐘來(lái)適當(dāng)?shù)厝哟袛?shù)據(jù)并將串行數(shù)據(jù)串并轉(zhuǎn)換成并行數(shù)據(jù)。

在實(shí)施例中，本發(fā)明提供一種對(duì)通信實(shí)體層中的解串轉(zhuǎn)換器提供取樣時(shí)鐘的電路。所述電路包含從屬延遲鎖相回路(delay lock loop；DLL)，接收輸入時(shí)鐘并向解串轉(zhuǎn)換器提供取樣時(shí)鐘。此外，其也包含主控DLL，接收輸入時(shí)鐘并將控制信號(hào)輸出到從屬DLL以調(diào)整從屬DLL的取樣時(shí)鐘的延遲量。所述主控DLL復(fù)制所述從屬延遲鎖相回路的電路及回路檢測(cè)，以決定要輸出的所述控制信號(hào)。

在實(shí)施例中，本發(fā)明還提供一種通信實(shí)體層，所述通信實(shí)體層包含通過(guò)連接接口從外部芯片并行接收輸入時(shí)鐘和多個(gè)數(shù)據(jù)信號(hào)的多個(gè)緩沖器，所述數(shù)據(jù)信號(hào)中的每一者含有一組串行數(shù)據(jù)。另外，延遲鎖相回路(DLL)電路接收輸入時(shí)鐘以提供取樣時(shí)鐘。多個(gè)解串轉(zhuǎn)換器分別接收數(shù)據(jù)信號(hào)和取樣時(shí)鐘以串并轉(zhuǎn)換所述一組串行數(shù)據(jù)。所述DLL電路包含：從屬DLL，接收輸入時(shí)鐘并對(duì)解串轉(zhuǎn)換器提供取樣時(shí)鐘；以及主控DLL，接收輸入時(shí)鐘并將控制信號(hào)輸出到從屬DLL以調(diào)整從屬DLL的取樣時(shí)鐘的延遲量。所述主控DLL復(fù)制所述從屬延遲鎖相回路的電路及回路檢測(cè)，以決定要輸出的所述控制信號(hào)。

為了可更好地理解前述內(nèi)容，如下詳細(xì)地描述附有附圖的若干實(shí)施例。

附圖說(shuō)明