[發明專利]提供時鐘給通信實體層中的解串轉換器的電路

在審

• 申請號: 202110313682.1
• 申請日: 2021-03-24
• 公開（公告）號: CN114759915A
• 公開（公告）日: 2022-07-15
• 發明（設計）人: 汪鼎豪;卓廷縉;楊惠婷;方勇勝;毅格艾爾卡諾維奇;阿姆農帕納斯;林瓊麒;蔡明甫
• 申請（專利權）人: 創意電子股份有限公司;臺灣積體電路制造股份有限公司
• 主分類號: H03L7/06
• 分類號: H03L7/06;H03L7/08
• 代理公司: 北京同立鈞成知識產權代理有限公司 11205
• 代理人: 宋興;臧建明

1.一種電路，提供取樣時鐘給通信實體層中的解串轉換器，包括：

從屬延遲鎖相回路(DLL)，接收輸入時鐘并向所述解串轉換器提供所述取樣時鐘；以及

主控延遲鎖相回路，接收所述輸入時鐘并輸出控制信號到所述從屬延遲鎖相回路，以估計所述從屬延遲鎖相回路的延遲并調整所述從屬延遲鎖相回路的所述取樣時鐘的延遲量，

其中所述主控延遲鎖相回路復制所述從屬延遲鎖相回路的電路及回路檢測，以決定要輸出的所述控制信號。

2.根據權利要求1所述的電路，其中所述從屬延遲鎖相回路包含：

可調整延遲線；以及

時鐘樹，連接到所述延遲線以提供所述取樣時鐘。

3.根據權利要求2所述的電路，其中所述主控延遲鎖相回路包含：

第一延遲線，接收所述輸入時鐘；

第二延遲線，接收所述輸入時鐘；

匹配延遲部，連接到所述第二延遲線，其中所述第二延遲線是復制自所述可調整延遲線處于最小延遲的狀態；

復制的時鐘樹，連接到所述匹配延遲部，其中所述復制的時鐘樹復制所述從屬延遲鎖相回路的所述時鐘樹；

相位檢測器，從所述第一延遲線直接接收第一時鐘信號并，且通過所述匹配延遲部和所述復制的時鐘樹從所述第二延遲線接收第二時鐘信號，其中所述相位檢測器提供所述第一時鐘信號與所述第二時鐘信號之間的相位檢測狀態；以及

時鐘控制單元，接收所述相位檢測狀態以決定所述相位檢測狀態是否達到設置條件，

其中所述時鐘控制單元在所述相位檢測狀態未達到可接受的條件時在回路調整的每一回路中向所述第一延遲線和所述第二延遲線提供步進調整量，以及

其中所述時鐘控制單元在所述相位檢測狀態達到所述設置條件時向所述從屬延遲鎖相回路提供所述控制信號。

4.根據權利要求3所述的電路，其中所述第一時鐘信號與所述第二時鐘信號之間的所述相位檢測狀態決定所述第一時鐘信號是領先還是滯后于所述第二時鐘信號。

5.根據權利要求4所述的電路，其中如所述時鐘控制單元中配置的所述回路調整包含：

使所述第二延遲線增加第一量A以使得所述第二時鐘的上升緣在零延遲下到達所述第一時鐘信號的上升緣且接著鎖定所述第二時鐘信號；

使所述第一延遲線增加第二量B以使得所述第一時鐘信號的上升緣到達如鎖定的所述第二時鐘信號的上升緣；以及

通過以下的延遲量將所述控制信號設置到所述從屬延遲鎖相回路的所述可調整延遲線：

當(B-A)≤T/4時，所述延遲量是(T/4)-(B-A)，其中T為具有所述時鐘信號的相鄰兩個上升緣之間的時間間隔的時鐘周期；以及

當(B-A)T/4時，所述延遲量是(5T/4)-(B-A)。

6.根據權利要求5所述的電路，其中所述延遲量是會因所述電路的操作電壓和/或溫度的變化而改變。

7.根據權利要求2所述的電路，還包括除頻器，所述除頻器對所述輸入時鐘的頻率除頻并且接著輸入到所述主控延遲鎖相回路。

8.根據權利要求2所述的電路，還包括內建式自測試(BIST)塊，所述內建式自測試塊用于執行關于取樣數據的內建式自測試程序，以在優化條件下設置所述從屬延遲鎖相回路的所述可調整延遲線的延遲量。

9.根據權利要求8所述的電路，其中在閑置狀態期間，觸發所述內建式自測試塊的所述內建式自測試程序,以決定所述延遲量的延遲范圍，其具有能正確地取樣測試數據的能力，并決定在所述延遲范圍內的所述優化條件。