[發明專利]三維（3D）半導體存儲器件

在審

• 申請號: 202110312659.0
• 申請日: 2021-03-24
• 公開（公告）號: CN113690242A
• 公開（公告）日: 2021-11-23
• 發明（設計）人: 鄭光泳;趙相淵;金森宏治;韓智勛
• 申請（專利權）人: 三星電子株式會社
• 主分類號: H01L27/11529
• 分類號: H01L27/11529;H01L27/11556
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 馬曉蒙

1.一種三維(3D)半導體存儲器件，包括：

外圍電路結構，包括第一行解碼器區域、第二行解碼器區域以及在所述第一行解碼器區域與所述第二行解碼器區域之間的控制電路區域；

在所述外圍電路結構上的第一電極結構和第二電極結構，其中所述第一電極結構和所述第二電極結構在第一方向上間隔開并且每個分別包括堆疊的電極；

在所述外圍電路結構上的模制結構，其中所述模制結構設置在所述第一電極結構與所述第二電極結構之間，并包括堆疊的犧牲層；

垂直溝道結構，穿透所述第一電極結構和所述第二電極結構；

分隔絕緣圖案，提供在所述第一電極結構與所述模制結構之間并穿透所述模制結構；以及

分隔結構，在所述第一方向上與所述第一電極結構交叉并延伸到所述分隔絕緣圖案，

其中所述分隔絕緣圖案在第二方向上的最大寬度大于所述分隔結構在所述第二方向上的最大寬度。

2.根據權利要求1所述的三維半導體存儲器件，還包括：

穿透所述模制結構的虛設結構，

其中所述虛設結構包括至少一種與所述垂直溝道結構相同的材料。

3.根據權利要求1所述的三維半導體存儲器件，還包括：

穿透所述模制結構的虛設接觸，

其中所述虛設接觸不延伸到所述外圍電路結構。

4.根據權利要求1所述的三維半導體存儲器件，還包括：

貫通接觸，穿透所述模制結構以延伸到所述外圍電路結構，

其中所述控制電路區域包括外圍晶體管和在所述外圍晶體管上的下互連線，以及

所述貫通接觸連接所述下互連線中的最上面的一條。

5.根據權利要求1所述的三維半導體存儲器件，還包括：

第一下半導體層，在所述外圍電路結構與所述第一電極結構之間；以及

第二下半導體層，在所述外圍電路結構與所述第二電極結構之間，

其中所述第一下半導體層和所述第二下半導體層在所述第一方向上間隔開。

6.根據權利要求5所述的三維半導體存儲器件，還包括：

第三下半導體層，在所述外圍電路結構與所述模制結構之間；

貫通接觸，穿透所述模制結構以連接所述第三下半導體層；以及

接地線，在所述貫通接觸上并電連接所述貫通接觸。

7.根據權利要求1所述的三維半導體存儲器件，其中所述模制結構的所述犧牲層將所述第一電極結構的電極物理地連接到所述第二電極結構的電極。

8.根據權利要求1所述的三維半導體存儲器件，其中所述第一行解碼器區域與所述第一電極結構的一側相鄰，以及

所述第二行解碼器區域與所述第二電極結構的一側相鄰。

9.根據權利要求1所述的三維半導體存儲器件，其中所述控制電路區域包括：

第一外圍晶體管，提供在所述第一電極結構之下；

第二外圍晶體管，提供在所述第二電極結構之下；以及

下互連線，在所述模制結構之下跨越，

其中所述第一外圍晶體管通過所述下互連線電連接所述第二外圍晶體管。

10.根據權利要求1所述的三維半導體存儲器件，其中所述分隔絕緣圖案的底表面的水平不同于所述分隔結構的底表面的水平。

11.根據權利要求1所述的三維半導體存儲器件，其中所述垂直溝道結構中的每個包括：

垂直半導體圖案；以及

垂直絕緣圖案，設置在所述垂直半導體圖案與所述堆疊的電極之間，

其中所述垂直絕緣圖案包括數據存儲層。