[發明專利]三維（3D）半導體存儲器件

在審

• 申請號: 202110312659.0
• 申請日: 2021-03-24
• 公開（公告）號: CN113690242A
• 公開（公告）日: 2021-11-23
• 發明（設計）人: 鄭光泳;趙相淵;金森宏治;韓智勛
• 申請（專利權）人: 三星電子株式會社
• 主分類號: H01L27/11529
• 分類號: H01L27/11529;H01L27/11556
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 馬曉蒙

一種3D半導體存儲器件包括：外圍電路結構，包括第一行解碼器區域、第二行解碼器區域以及在第一行解碼器區域與第二行解碼器區域之間的控制電路區域；在外圍電路結構上的第一電極結構和第二電極結構，在第一方向上間隔開，并且每個包括堆疊的電極；模制結構，在外圍電路結構上在第一電極結構與第二電極結構之間，并包括堆疊的犧牲層；垂直溝道結構，穿透第一電極結構和第二電極結構；分隔絕緣圖案，提供在第一電極結構與模制結構之間并穿透模制結構；以及分隔結構，在第一方向上與第一電極結構交叉并延伸到分隔絕緣圖案，其中分隔絕緣圖案在第二方向上的最大寬度大于分隔結構在第二方向上的最大寬度。

技術領域

本發明構思的實施方式總體上涉及半導體器件。更具體地，本發明構思的實施方式涉及具有改善的設計效率的三維(3D)半導體存儲器件。

背景技術

半導體器件已經高度集成以提供優異性能和低制造成本。半導體器件的集成密度直接影響半導體器件的成本，從而導致對高度集成的半導體器件的需求。典型的二維(2D)或平面半導體器件的集成密度可以主要由單位存儲單元所占據的面積決定。因此，典型的2D半導體器件的集成密度可以極大地受到形成精細圖案的技術影響。然而，因為需要極其昂貴的設備來形成精細圖案，所以2D半導體器件的集成密度持續增大，但仍受到限制。因此，已經開發了三維(3D)半導體存儲器件來克服上述限制。3D半導體存儲器件可以包括三維布置的存儲單元。

發明內容

本發明構思的實施方式提供了具有提高的設計效率的三維(3D)半導體存儲器件。

根據本發明構思的一方面，一種3D半導體存儲器件可以包括：外圍電路結構，包括第一行解碼器區域、第二行解碼器區域以及在第一行解碼器區域與第二行解碼器區域之間的控制電路區域；在外圍電路結構上的第一電極結構和第二電極結構，其中第一電極結構和第二電極結構在第一方向上間隔開并且每個分別包括堆疊的電極；在外圍電路結構上的模制結構，其中模制結構設置在第一電極結構與第二電極結構之間，并包括堆疊的犧牲層；垂直溝道結構，穿透第一電極結構和第二電極結構；分隔絕緣圖案，提供在第一電極結構與模制結構之間并穿透模制結構；以及分隔結構，在第一方向上與第一電極結構交叉并延伸到分隔絕緣圖案，其中分隔絕緣圖案在第二方向上的最大寬度大于分隔結構在第二方向上的最大寬度。

根據本發明構思的一方面，一種3D半導體存儲器件可以包括：襯底；電極結構，包括堆疊在襯底上的電極；模制結構，與電極結構交叉并在第一方向上延伸，模制結構在第二方向上將電極結構分為第一電極結構和第二電極結構并在第一方向上延伸；垂直溝道結構，穿透第一電極結構和第二電極結構；分隔絕緣圖案，提供在第一電極結構與模制結構之間并穿透模制結構；以及分隔結構，在第二方向上與第一電極結構交叉并延伸到分隔絕緣圖案，其中模制結構包括分別設置在與堆疊的電極相同的水平處的堆疊的犧牲層，當在平面中看時，分隔結構的端部被分隔絕緣圖案圍繞。