[發明專利]具有去耦電容的集成電路芯片及其制造方法

有效

• 申請號: 202110305307.2
• 申請日: 2021-03-18
• 公開（公告）號: CN113078159B
• 公開（公告）日: 2023-08-29
• 發明（設計）人: 鞠韶復;劉威
• 申請（專利權）人: 長江先進存儲產業創新中心有限責任公司
• 主分類號: H10B10/00
• 分類號: H10B10/00;H01L29/94
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 曹廷廷

本發明提供了一種具有去耦電容的集成電路芯片及其制造方法，基于多晶硅柵極和高k介質層來形成去耦電容，能夠將去耦電容集成在標準CMOS工藝中，且相對原有的標準CMOS工藝只增加一個附加掩膜，工藝簡單，制造成本低。另外，能通過對高k介質層的選材和厚度進行合理設計，進一步使得形成的去耦電容的電容密度和泄漏性能與MIM電容相似，并使得去耦電容的多晶硅耗盡可控，以滿足28nm及以下技術節點的器件的更高性能要求。

技術領域

本發明涉及集成電路技術領域，特別涉及一種具有去耦電容的集成電路芯片及其制造方法。

背景技術

在具有邏輯電路和存儲器的CMOS?IC(集成電路)芯片中，由于電源母線電阻、電流開關等電路部件會引起噪聲，因此通常需要接入大的去耦電容來連接到電源，將相應的一部分電路與另一部分電路去耦，并使該噪聲通過該去耦電容分流，從而抵消該噪聲引起的電源電壓降，進而避免該噪聲影響電路的可靠性或者引起電路故障。

目前對于用于邏輯和存儲器應用的CMOS?IC芯片所需的去耦電容，通常是基于MOS電容來構建的，而該MOS電容具體是利用芯片上最薄的二氧化硅柵氧化層(即利用與低壓MOS晶體管的柵氧化層一道形成的二氧化硅薄膜)形成來形成的，其相對金屬-絕緣-金屬去耦電容(MIM)而言，具有高電容密度、低漏電流和低成本的特點。但是當集成電路芯片技術進入到28nm或以下技術節點后，二氧化硅柵氧化層過薄且容易被隧穿，進而導致漏電流的發生，由此限制了MOS電容作為去耦電容的使用。

發明內容

本發明的目的在于提供一種具有去耦電容的集成電路芯片及其制造方法，不僅能夠將用作去耦電容的MOS電容與CMOS工藝兼容，同時還能避免現有的MOS電容因漏電流問題而不能用于28nm或以下技術節點的集成電路芯片的去耦電容的問題。

為實現上述目的，本發明提供一種具有去耦電容的集成電路芯片的制造方法，其包括以下步驟：

提供具有邏輯區和電容區的半導體襯底，并在所述半導體襯底的表面上沉積介電常數高于二氧化硅的高k介質層；

圖案化所述高k介質層，以去除所述邏輯區的高k介質層，并在所述電容區形成至少一個去耦電容的電容介質；

在所述邏輯區的半導體襯底上形成二氧化硅柵氧化層；

在所述二氧化硅柵氧化層和所述高k介質層上沉積多晶硅層，并圖形化所述多晶硅層和所述二氧化硅柵氧化層，以在所述邏輯區中形成至少一個多晶硅柵極，并在所述電容區中形成堆疊在所述電容介質上的多晶硅極板；

以所述多晶硅柵極和所述多晶硅極板為掩膜，對所述半導體襯底進行源漏離子注入，以在所述邏輯區中形成相應的邏輯晶體管，并在所述電容區中形成相應的去耦電容，各個所述去耦電容均為具有相應的所述多晶硅極板的MOS電容；

通過金屬布線工藝，在所述半導體襯底上形成電源線、地線以及包括導電插塞和金屬互連線的金屬互連結構，且所述金屬互連結構的一部分將至少一個所述邏輯晶體管和至少一個所述多晶硅極板電性連接至所述電源線，另一部分將至少一個所述邏輯晶體管和所述半導體襯底電性連接至所述地線。

可選地，所述半導體襯底中形成有淺溝槽隔離結構，以實現各個所述邏輯晶體管和各個所述去耦電容之間的電性隔離。

可選地，在所述半導體襯底的表面上沉積介電常數高于二氧化硅的高k介質層之前，先在所述半導體襯底的表面上形成二氧化硅界面層。

可選地，去除所述邏輯區的高k介質層，并保留所述電容區中相應的高k介質層時，還去除所述邏輯區的二氧化硅界面層，并保留所述電容區中相應的二氧化硅界面層，以使得最終形成的所述去耦電容的電容介質包括依次層疊的二氧化硅界面層和高k介質層。