[發明專利]具有去耦電容的集成電路芯片及其制造方法

有效

• 申請號: 202110305307.2
• 申請日: 2021-03-18
• 公開（公告）號: CN113078159B
• 公開（公告）日: 2023-08-29
• 發明（設計）人: 鞠韶復;劉威
• 申請（專利權）人: 長江先進存儲產業創新中心有限責任公司
• 主分類號: H10B10/00
• 分類號: H10B10/00;H01L29/94
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 曹廷廷

1.一種具有去耦電容的集成電路芯片的制造方法，其特征在于，包括：

提供具有邏輯區和電容區的半導體襯底，所述邏輯區具有第一區和工作電壓低于所述第一區的第二區，所述第一區的半導體襯底中形成有高壓阱，所述第二區和所述電容區的半導體襯底中均形成有低壓阱，且所述第二區和所述電容區的低壓阱采用同一道阱離子注入工藝形成，且注入深度小于所述高壓阱；

在所述半導體襯底的表面上沉積介電常數高于二氧化硅的高k介質層；

通過光刻和刻蝕工藝圖案化所述高k介質層，以去除所述邏輯區的高k介質層，并在所述電容區的低壓阱上形成至少一個去耦電容的電容介質；

在所述第一區和所述第二區的半導體襯底上分別形成二氧化硅柵氧化層，且所述第二區上的二氧化硅柵氧化層的厚度低于所述第一區上的二氧化硅柵氧化層；

在所述二氧化硅柵氧化層和所述高k介質層上沉積多晶硅層，并圖形化所述多晶硅層和所述二氧化硅柵氧化層，以在所述第一區和所述第二區中分別形成至少一個多晶硅柵極，并在所述電容區中形成堆疊在所述電容介質上的多晶硅極板；

以所述多晶硅柵極和所述多晶硅極板為掩膜，對所述半導體襯底進行源漏離子注入，以在所述邏輯區中形成相應的邏輯晶體管，并在所述電容區中形成相應的去耦電容，各個所述去耦電容均為具有相應的所述多晶硅極板的MOS電容；

通過金屬布線工藝，在所述半導體襯底上形成電源線、地線以及包括導電插塞和金屬互連線的金屬互連結構，且所述金屬互連結構的一部分將至少一個所述邏輯晶體管和至少一個所述多晶硅極板電性連接至所述電源線，另一部分將至少一個所述邏輯晶體管和所述半導體襯底電性連接至所述地線。

2.如權利要求1所述的制造方法，其特征在于，所述半導體襯底中形成有淺溝槽隔離結構，以實現各個所述邏輯晶體管和各個所述去耦電容之間的電性隔離。

3.如權利要求1所述的制造方法，其特征在于，在所述半導體襯底的表面上沉積介電常數高于二氧化硅的高k介質層之前，先在所述半導體襯底的表面上形成二氧化硅界面層。

4.如權利要求3所述的制造方法，其特征在于，去除所述邏輯區的高k介質層，并保留所述電容區中相應的高k介質層時，還去除所述邏輯區的二氧化硅界面層，并保留所述電容區中相應的二氧化硅界面層，以使得最終形成的所述去耦電容的電容介質包括依次層疊的二氧化硅界面層和高k介質層。

5.如權利要求1所述的制造方法，其特征在于，所述高k介質層為單層高k介電材料形成的結構或者多層高k介電材料堆疊而成的復合結構，所述高k介電材料包括氮化硅、氧氮化硅、氧化鉿、氧化鉿硅、氧化鉿鋁、氧化鉿鉭、氧化鋯和氧化鋁中的至少一種。

6.如權利要求1所述的制造方法，其特征在于，通過熱氧化工藝、原子層沉積工藝、化學氣相沉積工藝中的至少一種，在所述邏輯區的半導體襯底上形成二氧化硅柵氧化層。

7.如權利要求1所述的制造方法，其特征在于，提供的所述半導體襯底還具有存儲區，所述制造方法還包括在所述存儲區形成至少一個存儲單元；且在所述金屬布線工藝中，所述金屬互連結構的又一部分將所述存儲單元與相應的所述邏輯晶體管電性連接。

8.一種具有去耦電容的集成電路芯片，其特征在于，采用權利要求1-7中任一項所述的具有去耦電容的集成電路芯片的制造方法形成，所述集成電路芯片包括：具有邏輯區和電容區的半導體襯底、形成在半導體襯底的邏輯區中的至少一個邏輯晶體管、形成在所述半導體襯底的電容區中的至少一個去耦電容以及電源線、地線和包括導電插塞及金屬互連線的金屬互連結構，其中，所述金屬互連結構的一部分將至少一個所述邏輯晶體管和至少一個去耦電容的所述多晶硅極板電性連接至所述電源線，另一部分將至少一個所述邏輯晶體管和所述半導體襯底電性連接至所述地線。

9.如權利要求8所述的集成電路芯片，其特征在于，所述半導體襯底還具有存儲區，在所述半導體襯底的存儲區中形成有具有至少一個存儲單元的存儲器，所述金屬互連結構的又一部分將所述存儲單元與至少一個所述邏輯晶體管電性連接。