[發(fā)明專(zhuān)利]一種高速一步多位逐次逼近-流水線混合型模數(shù)轉(zhuǎn)換器有效
| 申請(qǐng)?zhí)枺?/td> | 202110304165.8 | 申請(qǐng)日： | 2021-03-22 |
| 公開(kāi)（公告）號(hào)： | CN113225085B | 公開(kāi)（公告）日： | 2022-12-02 |
| 發(fā)明（設(shè)計(jì)）人： | 朱樟明;趙鑫;李登全;劉馬良;劉術(shù)彬;丁瑞雪 | 申請(qǐng)（專(zhuān)利權(quán)）人： | 西安電子科技大學(xué) |
| 主分類(lèi)號(hào)： | H03M1/38 | 分類(lèi)號(hào)： | H03M1/38 |
| 代理公司： | 西安嘉思特知識(shí)產(chǎn)權(quán)代理事務(wù)所(普通合伙) 61230 | 代理人： | 劉長(zhǎng)春 |
| 地址： | 710000 陜*** | 國(guó)省代碼： | 陜西;61 |
| 權(quán)利要求書(shū)： | 查看更多 | 說(shuō)明書(shū)： | 查看更多 |
| 摘要： | |||
| 搜索關(guān)鍵詞： | 一種 高速 一步 逐次 逼近 流水線 混合 型模數(shù) 轉(zhuǎn)換器 | ||
1.一種高速一步多位逐次逼近-流水線混合型模數(shù)轉(zhuǎn)換器，其特征在于，包括：N1(N1≥2)級(jí)子流水線結(jié)構(gòu)、至少一個(gè)余差放大器和冗余位校正模塊，相鄰兩級(jí)所述子流水線結(jié)構(gòu)之間通過(guò)所述余差放大器連接，每級(jí)所述子流水線結(jié)構(gòu)的數(shù)字信號(hào)輸出端與所述冗余位校正模塊的輸入端連接，所述冗余位校正模塊的輸出端輸出N位數(shù)字碼；其中，
所述N1級(jí)子流水線結(jié)構(gòu)中第一級(jí)子流水線結(jié)構(gòu)至第(N1-1)級(jí)子流水線結(jié)構(gòu)均包括一步多位逐次逼近型模數(shù)轉(zhuǎn)換器、數(shù)模轉(zhuǎn)換器和減法器，所述一步多位逐次逼近型模數(shù)轉(zhuǎn)換器的輸入端與所述減法器的第一輸入端連接，所述一步多位逐次逼近型模數(shù)轉(zhuǎn)換器的輸出端與所述數(shù)模轉(zhuǎn)換器的輸入端、所述冗余位校正模塊的輸入端連接，所述數(shù)模轉(zhuǎn)換器的輸出端與所述減法器的第二輸入端連接，所述減法器的輸出端與所述余差放大器的輸入端連接；
所述N1級(jí)子流水線結(jié)構(gòu)中最后一級(jí)子流水線結(jié)構(gòu)包括所述一步多位逐次逼近型模數(shù)轉(zhuǎn)換器，所述一步多位逐次逼近型模數(shù)轉(zhuǎn)換器的輸入端與所述余差放大器的輸出端連接，所述一步多位逐次逼近型模數(shù)轉(zhuǎn)換器的輸出端與所述冗余位校正模塊的輸入端連接。
2.根據(jù)權(quán)利要求1所述的一種高速一步多位逐次逼近-流水線混合型模數(shù)轉(zhuǎn)換器，其特征在于，
當(dāng)所述N1級(jí)子流水線結(jié)構(gòu)中子流水線結(jié)構(gòu)的分辨率為偶數(shù)時(shí)，所述子流水線結(jié)構(gòu)采用一步多位結(jié)構(gòu)；
當(dāng)所述子流水線結(jié)構(gòu)的分辨率為奇數(shù)時(shí)，所述子流水線結(jié)構(gòu)的前(M-1)/K個(gè)周期采用一步多位結(jié)構(gòu)，最后一個(gè)周期采用一步一位結(jié)構(gòu)。
3.根據(jù)權(quán)利要求1所述的一種高速一步多位逐次逼近-流水線混合型模數(shù)轉(zhuǎn)換器，其特征在于，所述一步多位逐次逼近型模數(shù)轉(zhuǎn)換器包括信號(hào)電容陣列(SDAC)、2K-1-1(K≥1)個(gè)參考電容陣列(RDAC)、比較器組(CMP)、控制邏輯電路、時(shí)鐘產(chǎn)生電路和譯碼器，其中，
所述信號(hào)電容陣列(SDAC)的第一輸入端輸入模擬信號(hào)，所述信號(hào)電容陣列(SDAC)的第二輸入端輸入?yún)⒖茧妷海鲂盘?hào)電容陣列(SDAC)的第一輸出端(Vsig-dacp)和第二輸出端(Vsig-dacn)均與所述比較器組(CMP)的輸入端連接；每個(gè)所述參考電容陣列(RDAC)的輸入端輸入所述參考電壓，每個(gè)所述參考電容陣列(RDAC)的第一輸出端(Verf-dacn)和第二輸出端(Verf-dacp)均與所述比較器組(CMP)的輸入端連接；所述比較器組(CMP)的輸出端與所述控制邏輯電路的輸入端、所述時(shí)鐘產(chǎn)生電路的輸入端、所述譯碼器的輸入端分別連接；所述控制邏輯電路的第一控制信號(hào)輸出端與所述信號(hào)電容陣列(SDAC)的第三輸入端連接，所述控制邏輯電路的第二控制信號(hào)輸出端與所述參考電容陣列(RDAC)的第三輸入端連接；所述時(shí)鐘產(chǎn)生電路的輸出端與所述比較器組(CMP)的輸入端連接；所述譯碼器的輸出端輸出數(shù)字信號(hào)。
4.根據(jù)權(quán)利要求3所述的一種高速一步多位逐次逼近-流水線混合型模數(shù)轉(zhuǎn)換器，其特征在于，所述信號(hào)電容陣列(SDAC)采用差分結(jié)構(gòu)，所述參考電容陣列(RDAC)采用差分結(jié)構(gòu)。
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