[發明專利]FinFET中單擴散區切斷結構的制造方法

在審

• 申請號: 202110291474.6
• 申請日: 2021-03-18
• 公開（公告）號: CN113130402A
• 公開（公告）日: 2021-07-16
• 發明（設計）人: 李勇
• 申請（專利權）人: 上海華力集成電路制造有限公司
• 主分類號: H01L21/8238
• 分類號: H01L21/8238
• 代理公司: 上海浦一知識產權代理有限公司 31211
• 代理人: 郭四華

1.一種FinFET中單擴散區切斷結構的制造方法，其特征在于，包括如下步驟：

步驟一、在半導體襯底上形成多個鰭體，各所述鰭體之間的間隔區域中填充有隔離介質層，所述隔離介質層的頂部表面低于所述鰭體的頂部表面；

步驟二、形成偽柵極結構，在柵極形成區域中，所述偽柵極結構覆蓋在所述鰭體的側面和頂部表面；所述偽柵極結構由第一柵介質層和第一多晶硅柵疊加而成；

步驟三、在所述偽柵極結構兩側的所述鰭體中形成嵌入式外延層；

步驟四、形成第零層層間膜，進行平坦化工藝使所述第零層層間膜的頂部表面和所述偽柵極結構的頂部表面相平；

步驟五、進行形成單擴散區切斷結構的工藝，包括如下分步驟：

步驟51、光刻定義出所述單擴散區切斷結構的形成區域；

步驟52、對所述單擴散區切斷結構的形成區域內的所述偽柵極結構和所述偽柵極結構底部的所述鰭體的半導體襯底材料進行刻蝕形成第一凹槽；

步驟53、在所述第一凹槽中填充第一介質材料層，所述第一介質材料層具有應力且所述第一介質材料層的應力能和兩側相鄰的所述嵌入式外延層的相互作用使所述嵌入式外延層的應力保持；

步驟54、對所述第一介質材料層進行回刻使所述第一介質材料層的頂部表面下降并在所述第一介質材料層之上形成所述第一凹槽的頂部子凹槽，所述頂部子凹槽的底部表面等于或高于所述鰭體的頂部表面，由回刻后的所述第一介質材料層組成所述單擴散區切斷結構；

步驟55、在所述第一凹槽的頂部子凹槽中填充第二多晶硅層；

步驟六、進行金屬柵置換工藝將各所述偽柵極結構都替換為金屬柵極結構同時將所述第二多晶硅層都替換為第二金屬柵極結構。

2.如權利要求1所述的FinFET中單擴散區切斷結構的制造方法，其特征在于：所述半導體襯底包括硅襯底或SOI襯底。

3.如權利要求2所述的FinFET中單擴散區切斷結構的制造方法，其特征在于：步驟一中，所述隔離介質層為氧化層且采用FCVD工藝沉積形成；在沉積所述隔離介質層之后，還包括對所述隔離介質層進行化學進行研磨和刻蝕工藝，使所述隔離介質層的頂部表面回刻到低于所述鰭體的頂部表面。

4.如權利要求2所述的FinFET中單擴散區切斷結構的制造方法，其特征在于：步驟一中，所述鰭體通過對所述半導體襯底進行圖形化刻蝕形成。

5.如權利要求4所述的FinFET中單擴散區切斷結構的制造方法，其特征在于：各所述鰭體呈條形結構。

6.如權利要求1所述的FinFET中單擴散區切斷結構的制造方法，其特征在于：所述第一柵介質層包括柵氧化層。

7.如權利要求5所述的FinFET中單擴散區切斷結構的制造方法，其特征在于：步驟二中，所述第一多晶硅柵的頂部表面上還形成有第一硬質掩膜層；所述偽柵極結構的形成工藝包括如下分步驟：

依次形成所述第一柵介質層、所述第一多晶硅柵和所述第一硬質掩膜層；

對所述第一硬質掩膜層進行圖形化刻蝕，使所述柵極形成區域中的所述第一硬質掩膜層被去除以及所述柵極形成區域外的所述第一硬質掩膜層保留；

以所述第一硬質掩膜層為掩膜對所述第一多晶硅柵和所述第一柵介質層進行刻蝕形成所述偽柵極結構。

8.如權利要求7所述的FinFET中單擴散區切斷結構的制造方法，其特征在于：在俯視面上，所述偽柵極結構呈條形結構且所述偽柵極結構的條形結構和所述鰭體的條形結構垂直。

9.如權利要求7所述的FinFET中單擴散區切斷結構的制造方法，其特征在于：步驟二中，所述偽柵極結構形成后還包括在所述偽柵極結構側面形成側墻的步驟。

10.如權利要求9所述的FinFET中單擴散區切斷結構的制造方法，其特征在于：步驟三包括如下分步驟：

在所述偽柵極結構兩側的所述鰭體中形成第二凹槽；

在所述偽柵極結構兩側的所述第二凹槽中進行外延填充形成所述嵌入式外延層。